半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于2014年7月17日提交的日本专利申请N0.2014-147048的优先权并要求其优先权的权益，通过引用的方式将该日本专利申请的全部内容并入本文中。
技术领域
[0003]本文中所描述的实施例总体上涉及半导体器件。
【背景技术】
[0004]在半导体器件的将晶体管和二极管安装在同一衬底上作为集成电路的区域中，由于寄生晶体管的操作，可能在形成二极管的区域中出现流至衬底的泄漏电流。
【发明内容】
[0005]实施例提供了可以抑制流至衬底的泄漏电流的半导体器件。
[0006]实施例提供了:
[0007]半导体器件，其包括:
[0008]第一导电类型的衬底层；
[0009]衬底层中的第二导电类型的第一半导体层；
[0010]第一导电类型的第二半导体层，其在第一半导体层中并且由第一半导体层与衬底层分开;
[0011]第二半导体层中的第二导电类型的第三半导体层；
[0012]第三半导体层中的第一导电类型的第四半导体层；
[0013]第一导电类型的第五半导体层，其在第三半导体层中并且与第四半导体层分开；
[0014]第二导电类型的第六半导体层，其在第三半导体层中并且与第四半导体层分开，第六半导体层具有比第三半导体层的第二导电类型杂质浓度高的第二导电类型杂质浓度；
[0015]连接到第四半导体层的第一电极；以及
[0016]连接到第五半导体层和第六半导体层的第二电极。
[0017]此外，实施例提供了:
[0018]半导体器件，其包括:
[0019]第一导电类型的衬底层；以及
[0020]设置在衬底上的二极管，二极管包括:
[0021]衬底层中的第二导电类型的第一半导体层；
[0022]第一导电类型的第二半导体层，其在第一半导体层中并且与衬底层分开；
[0023]第二半导体层中的第二导电类型的第三半导体层；
[0024]第三半导体层中的第一导电类型的第四半导体层；以及
[0025]连接到第四半导体层的表面的第一电极。
[0026]此外，实施例提供了:
[0027]半导体器件，其包括:
[0028]第一导电类型的衬底层；
[0029]衬底层的上表面上的绝缘层；
[0030]衬底与绝缘层之间的第二导电类型的第一半导体区；
[0031]第一半导体区中的第一导电类型的第二半导体区；
[0032]第二导电类型的第三半导体区，其在第二半导体区中并且与第一半导体区分开；
[0033]第三半导体区中的第一导电类型的第四半导体区；
[0034]第三半导体区中的第一导电类型的第五半导体区；
[0035]第三半导体区中的第二导电类型的第六半导体区；
[0036]第一电极，其在衬底层的上表面处与第二半导体区电接触；以及
[0037]第二电极，其在衬底层的上表面处与第三半导体区和第四半导体区电接触。
【附图说明】
[0038]图1是示出根据第一实施例的半导体器件的示意性截面图。
[0039]图2A和图2B是示出根据另一个实施例的半导体器件的示意性截面图。
[0040]图3A和图3B是示出根据另一个实施例的半导体器件的示意性截面图。
[0041]图4是示出根据另一个实施例的半导体器件的示意性截面图。
【具体实施方式】
[0042]示例性实施例提供了可以抑制流至衬底的泄漏电流的半导体器件。
[0043]通常，根据一个实施例，半导体器件被设置为包括第一导电类型衬底和设置在衬底上的二极管。二极管包括设置在衬底中的第二导电类型第一半导体层、设置在第一半导体层中并且与衬底分开的第一导电类型第二半导体层、设置在第二半导体层中的第二导电类型第三半导体层、设置在第三半导体层中的第一导电类型第四半导体层、与第四半导体层分开并且设置在第三半导体层中的第一导电类型第五半导体层、与第四半导体层分开并且设置在第三半导体层中的第二导电类型第六半导体层，该第二导电类型第六半导体层具有比第三半导体层的第二导电类型杂质浓度高的第二导电类型杂质浓度。
[0044]在下文中，将参考附图来对示例性实施例进行描述。在各个附图中，利用相同的附图标记来标识相同的元件。下面将根据第一导电类型为P型并且第二导电类型为η型的假设来进行描述，但是也可以通过将第一导电类型设置为η型并且将第二导电类型设置为P型来执行实施例。
[0045]图1是示出根据第一实施例的半导体器件的示意性截面图。
[0046]根据第一实施例的半导体器件具有二极管20、双极型晶体管40以及金属氧化物半导体场效应晶体管(MOSFET) 50和60安装在衬底层10 (也被称为“衬底10”)上的结构。例如，衬底层10可以是半导体晶片或其一部分，例如形成在半导体晶片上或形成在半导体晶片中的半导体层。衬底层10也可以是设置在绝缘晶片等上的半导体材料。二极管20、双极型晶体管40以及MOSFET 50和60设置在衬底10的表面处。
[0047]除了二极管20、双极型晶体管40以及MOSFET 50和60之外的许多元件都可以形成在衬底10上。二极管20、双极型晶体管40、MOSFET 50和60以及其它元件形成集成电路。
[0048]例如，衬底10是P型硅衬底。此外，在该示例中，下文将描述的每个半导体层是硅层。然而，衬底10和半导体层不仅限于硅，并且可以例如是碳化硅或氮化镓。
[0049]例如，双极型晶体管40是NPN型双极型晶体管。双极型晶体管40包括设置在衬底10中的η型集电极层41。
[0050]在集电极层41中，设置了 P型基极层42。在基极层42中，P型基极接触层44和η型发射极层45按照彼此分开的方式设置。基极接触层44的P型杂质浓度高于基极层42的P型杂质浓度。
[0051]在集电极层41中，η型集电极接触层43被设置为与基极层42分开。S卩，接触层43和基极层42彼此不邻接或彼此不直接接触。集电极接触层43的η型杂质浓度高于集电极层41的η型杂质浓度。
[0052]双极型晶体管40的每个层的表面与衬底10的表面齐平。在该表面(例如，图1中所描绘的上表面)上，设置了绝缘层80。
[0053]在集电极接触层43上，设置了集电极电极46。集电极电极46穿透绝缘层80并且到达集电极接触层43的表面。集电极接触层43与集电极电极46进行直接欧姆接触或者经由金属硅化物层而与集电极电极46进行欧姆接触。集电极层41经由集电极接触层43电连接到集电极电极46。
[0054]在基极接触层44上，设置了基极电极47。基极电极47穿透绝缘层80并且到达基极接触层44的表面。基极接触层44与基极电极47进行直接欧姆接触或者经由金属娃化物层而与基极电极47进行欧姆接触。基极层42经由基极接触层44电连接到基极电极47。
[0055]在发射极层45上，设置了发射极电极48。发射极电极48穿透绝缘层80并且到达发射极层45的表面。发射极层45与发射极电极48进行直接欧姆接触或者经由金属硅化物层而与发射极电极48进行欧姆接触，并且发射极层45电连接到发射极电极48。
[0056]MOSFET 50 为 ρ 沟道型 MOSFET，并且 MOSFET 60 为 η 沟道型 MOSFET。MOSFET 50和MOSFET 60形成CMOS电路。
[0057]MOSFET 50具有设置在衬底10中的η型半导体层51。在半导体层51中，ρ型漏极层52、ρ型源极层53和η型接触层54按照彼此分开的方式设置。S卩，ρ型漏极层52、ρ型源极层53和η型接触层54彼此不邻接或者彼此不直接接触。如图1中所描绘的，半导体层51的部分将ρ型漏极层52、ρ型源极层53和η型接触层54彼此分开。接触层54的η型杂质浓度高于半导体层51的η型杂质浓度。源极层53设置在漏极层52与接触层54之间。
[0058]半导体层51的位于漏极层52与源极层53之间的表面区成为沟道区。在沟道区上，设置栅极电极56以使绝缘膜(栅极绝缘膜)55位于沟道区与栅极电极56之间。
[0059]上面所描述的MOSFET 50的每个层的表面与衬底10的表面一致。在该表面上，设置了绝缘层80。
[0060]在漏极层52上，设置了漏极电极57。漏极电极57穿透绝缘层80并且到达漏极层52的表面。漏极层52与漏极电极57进行直接欧姆接触或者经由金属硅化物层而与漏极电极57进行欧姆接触，并且漏极层52电连接到漏极电极57。
[0061]在源极层53上，设置了源极电极58。源极电极58穿透绝缘层80并且到达源极层53的表面。源极层53与源极电极58进行直接欧姆接触或者经由金属硅化物层而与源极电极58进行欧姆接触，并且源极层53电连接到源极电极58。
[0062]在接触层54上，设置了电极59。电极59穿透绝缘层80并且到达接触层54的表面。接触层54与电极59进行直接欧姆接触或者经由金属硅化物层而与电极59进行欧姆接触。例如，电极59与源极电极58短路(电连接)。
[0063]MOSFET