Mim电容及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种Μ頂电容及其形成方法。
【背景技术】
[0002]电容元件被广泛应用于如射频1C、单片微波1C等集成电路中作为无源器件。常见的电容结构包括金属氧化物半导体(M0S)电容、ΡΝ结电容和PIP(p0ly-1nsulat0r-P0ly)电容。这些器件通常采用标准的集成电路工艺，利用掺杂单晶硅、掺杂多晶硅等导电材质及氧化物或氮氧化物等绝缘材质制成。由于这些器件比较接近硅衬底，因此器件与衬底之间的寄生电容会影响器件的性能，如在射频电路中，随着频率的上升，器件的性能严重下降。
[0003]MIM(Metal-1nsulator-Metal)电容技术的提出为解决这一问题提供了有效途径。由于Μ頂电容一般在后段制程(back-end of line，BE0L)中制作在金属互联层上，使得Μ頂电容与硅衬底之间的距离增加，从而使得Μ頂电容与衬底之间的寄生电容较小，且Μ頂电容的性能受到频率的影响较小。此外，Μ頂电容的制作与现有集成电路工艺兼容。由于上述诸多优点，ΜΙΜ电容逐渐成为RF集成电路制作过程中无源器件的主流。
[0004]然而，现有技术中，在形成Μ頂电容的过程中，容易使得上下层电极之间的电容介电层受到损伤严重，降低了 Μ頂电容的性能及可靠性。
【发明内容】
[0005]本发明解决的问题是提供一种Μ頂电容及其形成方法，降低电容介电层受到的损伤，以提高ΜΙΜ电容的性能和可靠性。
[0006]为解决上述问题，本发明提供一种Μ頂电容的形成方法，包括:提供基底；在所述基底上形成第一导电层；在所述第一导电层上形成电容介电层；在所述电容介电层上形成第二导电层；在所述第二导电层上形成覆盖层；去除部分区域的所述覆盖层及第二导电层以形成开口 ；在所述开口及开口外的所述覆盖层上形成介电层并平坦化所述介电层；在所述介电层上进行刻蚀，形成暴露所述第一导电层的第一接触孔与暴露所述第二导电层的第二接触孔，且对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率。
[0007]可选的，位于所述覆盖层上的介电层的厚度为12000埃?50000埃。
[0008]可选的，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5?
1:10ο
[0009]可选的，在所述介电层上进行刻蚀的工艺为各向异性干刻工艺。
[0010]可选的，在所述介电层上进行刻蚀的过程中，对所述介电层的刻蚀速率与对所述覆盖层的刻蚀速率的比值为5:1?8:1。
[0011]可选的，所述覆盖层的材料为氮化硅、氮氧化硅或碳化硅。
[0012]可选的，形成所述覆盖层的工艺为等离子体化学气相沉积工艺。
[0013]可选的，当所述覆盖层的材料为氮化硅时，所述等离子体化学气相沉积工艺的具体参数为:采用的气体为SiH4、順3和N 2，SiHj^流量为800sccm?lOOOsccm，NH 3的流量为800sccm ?lOOOsccm，N2的流量为 5000sccm ?lOOOOsccm，源射频功率为 1500 瓦?2000瓦，偏置射频功率为300瓦?500瓦，腔室压强为2torr?lOtorr，温度为300摄氏度?500
摄氏度。
[0014]可选的，所述介电层的材料为低K或超低K材料。
[0015]本发明还提供一种Μ頂电容，包括:基底；第一导电层，位于所述基底上；电容介电层，位于所述第一导电层上；第二导电层，位于所述电容介电层上，且第二导电层的面积小于第一导电层的面积；覆盖层，覆盖所述第二导电层；介电层，位于所述覆盖层和电容介电层上且所述介电层顶部表面各处齐平；第一接触孔，位于所述介电层中，且暴露所述第一导电层；第二接触孔，位于所述介电层中，且暴露所述第二导电层。
[0016]与现有技术相比，本发明的技术方案具有以下优点:
[0017](1)由于在第二导电层上形成覆盖层，对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率，覆盖层减慢了形成第二接触孔的刻蚀速率，减小了形成第二接触孔的过刻蚀量。这减小了第二接触孔刻蚀接触到第二导电层直至刻蚀结束时在第二导电层上积累的等离子正电荷，使得所述等离子正电荷通过电容介电层放电的程度减小，从而使得电容介电层因等离子正电荷通过电容介电层放电而受到的等离子损伤减小，从而提高了 Μ頂电容的性能和可靠性。
[0018](2)进一步的，所述覆盖层上的介电层的厚度为12000埃?50000埃，使得Μ頂电容的寄生电容较小，同时使得Μ頂电容的制作成本较少。
[0019](3)进一步的，当所述覆盖层上的介电层的厚度为12000埃?50000埃时，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5:?1:10。在此比值范围内，覆盖层的厚度能够使得在形成第二接触孔的过程中能够暴露出第二导电层，同时，使得形成第二接触孔的过刻蚀量较小，使得在形成第二接触孔的过程中，第二导电层上积累的等离子正电荷较少，所述等离子正电荷通过电容介电层放电的程度较小，使得电容介电层受到的等离子损伤较少。
[0020](4)进一步的，在所述介电层上进行刻蚀以形成第一接触孔和第二接触孔的过程中，对所述介电层的刻蚀速率与对所述覆盖层的刻蚀速率的比值为5:1?8:1。在此比值范围内，使得在有效减慢形成第二接触孔的速率以使得有效降低形成第二接触孔的过刻蚀量的同时，使得在形成第二接触孔的过程中能够暴露出第二导电层。
【附图说明】
[0021]图1至图4是现有技术中Μ頂电容形成过程的结构示意图；
[0022]图5至图9是本发明一实施例中Μ頂电容形成过程的结构示意图。
【具体实施方式】
[0023]正如【背景技术】所述，现有技术形成的Μ頂电容的性能较差。
[0024]图1至图4是现有技术中Μ頂电容形成过程的结构示意图。
[0025]参考图1，提供基底100 ;在基底100上形成第一导电层110 ;在第一导电层110上形成电容介电层120 ;在电容介电层120上形成第二导电层130。
[0026]参考图2，去除部分区域的第二导电层130以形成开口 140。
[0027]基于现有的刻蚀终点检测技术，电容介电层120会被刻蚀，即开口 140存在过刻蚀现象。
[0028]参考图3，在所述开口 140 (参考图2)及开口 140外的所述第二导电层130上形成介电层150并平坦化所述介电层150。
[0029]位于所述第二导电层130上的介电层150的厚度较薄，一般为3000埃?10000埃。
[0030]参考图4，在所述介电层150上进行刻蚀，形成暴露第一导电层110的第一接触孔160与暴露所述第二导电层130的第二接触孔161。
[0031]研究发现，现有技术中形成的MIM电容的性能较差的原因在于:
[0032]第一接触孔和第二接触孔通常是在刻蚀其它元件中单一引线孔的同时形成的，任何单一引线孔没有被刻蚀开都会引起对应的整个芯片失效，此时需要对其它元件的单一引线孔进行20%?30%的过刻蚀，所述过刻蚀的目的是减小所述单一引线孔没有被刻穿的概率。而对于有多个第二接触孔的Μ頂电容来说，由于Μ頂电容上的多个第二接触孔是并联关系，并不需要保证每个第二接触孔都被刻蚀开，因此不需要20%?30%的过刻蚀量，而只需要10%?15%的过刻蚀量就可以保证工艺的实现。因此，对所述单一引线孔进行刻蚀的同时会对第二接触孔进行较大的过刻蚀。第二接触孔刻蚀接触到第二导电层直至刻蚀结束时会在第二导电层上积累等离子正电荷，由于对所述第二接触孔的过刻蚀量较大，使得所述等离子正电荷通过电容介电层放电的程度增加，从而使得电容介电层受到的等离子损伤严重，从而降低了 Μ頂电容的性能和可靠性。
[0033]在此基础上，本