基于选择性外延生长的iii-v族材料的器件的制作方法
【技术领域】
[0001] 本文所述的实施例涉及电子器件制造的领域，更具体而言，涉及基于m-v族材 料的器件的制造。
【背景技术】
[0002] 通常，当诸如III-V族材料之类的新型材料生长在硅（"Si"）衬底上时，由于晶格 失配而产生缺陷。此缺陷可以减小III-V族材料中的载流子（例如，电子、空穴或者两者） 的迀移率。
[0003] 由于缺陷的产生，对于互补金属氧化物半导体（"C0MS"）系统来说将基于III-V 族材料的器件、基于锗的器件或者其它基于晶格失配材料的器件集成到硅衬底上是一项重 大挑战。
[0004] 目前，选择性区域外延用于在硅衬底上形成III-V族M0S器件。通常，选择性区域 外延是指通过经构图的电介质掩模的外延层的局部生长，该经构图的电介质掩模沉积在半 导体衬底上。由于晶格失配，当基于III-V族的器件局部地生长在经构图的硅衬底上时，缺 陷产生。目前，现有技术中不存在将基于η型III-V族材料以及p型III-V族材料的M0S 器件集成到硅衬底上的解决方案。
【附图说明】
[0005] 图1示出了根据一个实施例的电子器件结构的截面视图。
[0006] 图2是根据一个实施例的在将第一缓冲层沉积在衬底上之后的类似于图1的截面 视图。
[0007] 图3是根据一个实施例的在将第二缓冲层沉积到第一缓冲层上之后的类似于图2 的截面视图。
[0008] 图4是根据一个实施例的在将器件层沉积到第二缓冲层上之后的类似于图3的截 面视图。
[0009] 图5是根据一个实施例的在器件层上可选地生长薄帽层之后的类似于图4的截面 视图。
[0010] 图6是根据一个实施例的将重掺杂层沉积在器件层上方之后的类似于图5的截面 视图。
[0011] 图7是根据一个实施例的从器件的栅极区去除重掺杂源极层/漏极层之后的类似 于图6的截面视图。
[0012] 图8是根据一个实施例的形成器件鳍状物之后的类似于图7的截面视图。
[0013] 图9是根据一个实施例的将绝缘层沉积到与第一缓冲层的部分的侧壁相邻的绝 缘层上之后的类似于图8的截面视图。
[0014] 图10是根据一个实施例的将栅极介电层和栅极电极层沉积在鳍状物上方之后的 类似于图9的截面视图。
[0015] 图11是根据一个实施例的如图6中所示的多层叠置体的透视图。
[0016] 图12是根据一个实施例的如图10中所示的三栅极晶体管的部分的透视图。
[0017] 图13是根据一个实施例的示出了载流子的霍尔迀移率相对于InGaAs沟道厚度的 示例性图。
[0018] 图14是根据一个实施例的示出了有效电子质量（m。）相对于In含量（％)的示例 性图。
[0019] 图15是根据一个实施例的示出了InGaAs中的铟含量相对于晶格常数的示例性 图。
[0020] 图16根据一个实施例例示了计算设备1600。
【具体实施方式】
[0021] 在以下具体说明中，为了充分理解如本文所述的实施例中的一个或多个，阐述了 诸如具体材料、元件的尺寸等之类的很多具体细节。然而，对于本领域技术人员显而易见 的是，可以在没有这些具体细节的情况下实施如本文所述的一个或多个实施例。在其它示 例中，没有详细介绍半导体制造工艺、技术、材料、设备等，以免不必要地使本说明书模糊不 清。
[0022] 尽管在附图中描述并且示出了某些示例性实施例，但是应当理解的是这些实施例 仅仅是说明性的而非限制性的，并且因为本领域技术人员可以想到修改，所以该实施例不 局限于所示出以及所描述的特定构造以及设置。
[0023] 说明书中通篇提及的"一个实施例"、"另一个实施例"或者"实施例"表示结合实 施例所描述的特定的特征、结构或者特性包括在至少一个实施例中。因此，在整个说明书的 各个地方出现的诸如"一个实施例"以及"实施例"之类的短语不一定全都指相同的实施例。 此外，可以以任意适当的方式在一个或多个实施例中结合该特定的特征、结构或者特性。
[0024] 此外，创造性方面在于少于单个所公开的实施例的全部特征。因此，【具体实施方式】 之后的权利要求书由此明确地并入此【具体实施方式】中，其中每个权利要求作为单独的实施 例而独立存在。尽管本文介绍了示例性实施例，但是本领域技术人员应当认识到，可以利用 如本文所述的修改以及变更来实施此示例性实施例。因此，认为说明书是说明性的而非限 制性的。
[0025] 本文描述了制造基于选择性外延生长的III-V族材料的器件的方法以及装置。第 一缓冲层沉积到衬底上的绝缘层中的沟槽中。第二缓冲层沉积到第一缓冲层上。器件层沉 积在第二缓冲层上。在实施例中，第二缓冲层具有与器件沟道层的晶格参数相匹配的晶格 参数。在实施例中，第一缓冲层具有介于衬底的晶格参数与器件沟道层的晶格参数之间的 晶格参数。在实施例中，第一缓冲层、第二缓冲层以及器件层中的至少一个是基于m-v族 材料的层，并且该衬底是硅衬底。在实施例中，帽层沉积在器件层上。在实施例中，形成鳍 状物，其包括第一缓冲层的部分上的第二缓冲层上的器件层。在实施例中，栅极介电层沉积 在鳍状物上方；并且在鳍状物中形成源极区和漏极区。在实施例中，器件层包括沟道层。
[0026] 在至少某些实施例中，多层叠置体包括硅衬底上的第一基于III-V族材料的缓冲 层。第二基于III-V族材料的缓冲层沉积到第一基于III-V族材料的缓冲层上。包括有第 一基于III-V族材料的缓冲层上的第二基于III-V族材料的缓冲层的多层叠置体沉积在硅 衬底上的绝缘层中的沟槽中。本文所述的多层叠置体允许利用选择性外延方法将ΙΙΙ-ν族 材料集成在硅上。选择性外延生长涉及在硅衬底上的绝缘层中的沟槽中生长多层叠置体。 衬底上的绝缘层中的沟槽具有一纵横比（深度比宽度（D/W))，以使得源自晶格失配生长的 缺陷被捕获于被沉积在沟槽中的缓冲层内。
[0027] 选择性地生长在衬底与器件层之间的缓冲层提供了将位错缺陷捕获在底部缓冲 层内的优点，减少了传播到器件层的缺陷。如本文所述的层叠置体组合提供了容纳Si衬底 与III-V族器件层之间较大的晶格失配的优点。在实施例中，III-V族器件层是具有高铟 ("In"）组分（例如，至少53% )的InGaAs。
[0028] 包括有如本文所述的多个缓冲层的层叠置体的实施例容纳了Si衬底与III-V族 器件沟道层之间的晶格失配。可以利用本文所述的异集成的（hetero-integrated)方案来 制造诸如三栅极器件、纳米线、纳米带等之类的任何器件架构。
[0029] 图1示出了根据一个实施例的基于III-V族材料的电子器件结构的截面视图100。 沟槽103形成于绝缘层102中，以暴露出衬底101。
[0030] 在一个实施例中，衬底101包括半导体材料（例如，单晶硅（"Si"）、单晶锗 ("Ge"）、硅锗（"SiGe"））、基于ΙΙΙ-ν族材料的材料（例如，砷化镓（"GaAs"））或者其 任意组合。在一个实施例中，衬底101包括用于集成电路的金属化互连层。在至少某些实 施例中，衬底101包括电子器件，例如晶体管、存储器、电容器、电阻器、光电子器件、开关以 及由电绝缘层（例如，层间电介质、沟槽绝缘层或者电子器件制造领域技术人员公知的任 意其它绝缘层）分隔开的任意其它有源电子器件和无源电子器件。在至少某些实施例中， 衬底101包括被配置为连接金属化层的互连部，例如，过孔。
[0031] 在实施例中，衬底101是绝缘体上半导体（SOI)衬底，其包括块状较低的衬底、中 间绝缘层以及顶部单晶层。顶部单晶层可以包括以上所列的任意材料（例如，硅）。
[0032] 绝缘层102可以是适于使相邻器件绝缘并且防止漏电的任意材料。在一个实施例 中，电绝缘层102是氧化物层，例如二氧化硅或者由电子器件设计确定的任意其它电绝缘 层。在一个实施例中，绝缘层102包括诸如二氧化硅之类的层间电介质（ILD)。在一个实 施例中，绝缘层102可以包括聚酰亚胺、环氧、光可限定材料（例如，苯并环丁烯（BCB))以 及WPR系列材料或者旋涂玻璃。在一个实施例中，绝缘层102是低介电常数（低k)ILD层。 通常，低k是指电介质具有低于二氧化硅的电容率的介质常数（电容率k)。
[0033] 在一个实施例中，绝缘层102是浅沟槽隔离（STI)层，以提供将衬底101上的一个 鳍状物与衬底101上的其它鳍状物隔离开的场隔离区。在一个实施例中，层102的厚度在 500埃（A)到ιο,οοοA的大致范围内。可以利用电子器件制造领域技术人员公知的技术 (例如（但不限于），化学气相沉积（CVD)以及物理气相沉积（PVP))中的任意一项来均厚 (blanket)沉积绝缘层102。
[0034] 在实施例中，利用电子器件制造领域技术人员公知的构图技术以及刻蚀技术中的 一项对绝缘层102进行构图以及刻蚀，以形成诸如沟槽103之类的沟槽。沟槽103具有深 度D121以及宽度W122。沟槽103的纵横比（D/W)确定了穿过此沟槽所沉积的缓冲层的 厚度。沟槽的D/W比越高，则缓冲层越厚。在实施例中，穿过沟槽沉积到衬底上的缓冲层足 够厚，从而将源自晶格失配的大部分缺陷捕获在此缓冲层内并且防止其传播到形成于缓冲 层上的器件层中。在实施例中，沟槽的纵横比（D/W)至少是1.5,更具体而言至少是3。在 实施例中，沟槽的宽度由电子器件的宽度确定。电子器件例如可以是三栅极器件、基于纳米 线的器件、基于纳米带的器件或者任意其它的电子器件。例如，对于三栅极晶体管沟槽103 的宽度可以从约5nm到约80nm。例如，对于纳米管器件或者纳米线器件沟槽103的宽度可 以从约5nm到约80nm。在实施例中，沟槽的深度比沟槽的宽度大至少三倍。例如，对于三栅 极晶体管沟槽103的深度可以从约250纳米（"nm"）到约400nm，更具体而言从约300nm 到约350nm。
[0035] 绝缘层102中的沟槽103可以具有正方形、矩形、圆形、椭圆形或者任意其它的形 状，以暴露出基底衬底（underlyingsubstrate) 101。在至少某些实施例中，沟槽的宽度从 约20nm到约300nm。在至少某些实施例中，沟槽的深度从约60nm到约600nm。
[0036] 图2是根据一个实施例的将第一缓冲层沉积在衬底上之后的类似于图1的截面视 图200。第一缓冲层104穿过沟槽103选择性地沉积到衬底101的暴露部分上。在实施例 中，缓冲层104具有介于衬底101的晶格参数与形成于其上的器件层的晶格参数之间的晶 格参数。通常，晶格常数是通常被称为晶格中的晶胞之间的距离的晶格参数。晶格参数是 对不同材料之间的结构兼容性的度量。
[0037] 将用于缓冲层104的材料选择为使得第一缓冲层104的晶格常数（"LC/'）介于 Si的晶格常数（"LCS1"）与器件沟道层的晶格常数（"LCd。"）之间。