利用湿式晶片背面接触进行铜镀硅穿孔的方法
【技术领域】
[0001] 本公开内容的实施方式大体涉及在基板上沉积材料的方法，且更具体地，涉及填 充具有高深宽比的特征结构的方法。
【背景技术】
[0002] 多级（multilevel)45nm节点金属化是用于下一代超大规模集成（verylarge scaleintegration,VLSI)的关键技术之一。此技术的核心所在的多级互连具有高深宽比 特征结构，包括触点、过孔、线及其他孔。可靠形成这些特征结构对于VLSI的成功和对个别 基板所作出的增加质量和电路密度的持续努力非常重要。因此，正在作出诸多努力以形成 具有20:1 (高度：宽度）或更大的高深宽比的无空隙特征结构。
[0003] 铜和钨是用于填充VLSI特征结构的选择金属，这些特征结构诸如基板上的亚微 米高深宽比触点（highaspectratiocontact,HARC)。通过将诸如铜或妈之类的导电互连 材料沉积到设置在两个间隔开的导电层之间的绝缘材料的表面上的孔（例如，过孔）中形 成触点。这种开口的高深宽比可抑制用于填充孔的导电互连材料的沉积。尽管铜和钨是常 见的互连材料，但沉积这些材料的沉积工艺可能会遭受在接触插头（contactplug)内形成 空隙或接缝（seam)的问题。
[0004]因此，需要一种用导电接触材料填充特征结构的方法，使得沉积接触材料而无空 隙、接缝和其他缺陷。
【发明内容】
[0005] 本公开内容的实施方式大体涉及在基板上沉积材料的方法，且更具体地，涉及填 充具有高深宽比的特征结构的方法。在一个实施方式中，提供一种在基板上沉积材料的方 法。所述方法包括：提供具有孔的硅基板，所述孔在孔的底部处含有暴露的硅接触表面；在 孔的底部处的暴露的硅接触表面上沉积金属种晶层；和通过使电流流经基板的背侧而将基 板暴露于电镀工艺以在金属种晶层上形成金属层。在一些实施方式中，通过使电流流经硅 基板的背侧而将基板暴露于电镀工艺以在金属种晶层上形成金属层的步骤包括将基板的 背侧暴露于包含氢氟酸溶液的湿式接触溶液和将种晶层暴露于含铜溶液。
[0006] 在另一实施方式中，提供一种在基板上沉积材料的方法。所述方法包括：提供硅基 板，所述硅基板具有场区域（fieldregion)、背侧和从场区域朝向背侧延伸的特征结构，所 述特征结构具有至少一个侧壁和底表面；在场区域、至少一个侧壁和底表面上方沉积共形 阻挡层（conformalbarrierlayer);从特征结构的底表面移除共形阻挡层的一部分以暴 露硅基板；在特征结构的底表面处暴露的硅上沉积金属种晶层；和通过使电流流经硅基板 的背侧而将基板暴露于电镀工艺以在金属种晶层上形成金属层。
【附图说明】
[0007] 可通过参照实施方式（一些实施方式图示于附图中），来详细理解本公开内容的 上述特征以及上文简要概述的有关本公开内容更具体的描述。然而，应注意，附图仅图示出 本公开内容的典型实施方式，且因此这些附图不应被视为限制本公开内容的范围，因为本 公开内容可允许其他同等有效的实施方式。
[0008] 图1A至图1F图示根据本文所描述的实施方式的娃穿孔（throughsi1icon via，TSV)制造工艺的示意性截面图；
[0009] 图2图示根据本文所描述的实施方式描绘沉积工艺的流程图；
[0010] 图3图示可用于执行本文所描述的沉积工艺的电镀单元（platingcell)的示意 性截面图；和
[0011] 图4图示可用于执行本文所描述的沉积工艺的电镀单元的另一示意性截面图。
[0012] 为了便于理解，在可能的情况下，已使用相同的参考标记来标示各图共有的相同 元件。预期一个实施方式的元件和/或工艺方块可有益地并入其他实施方式中，而无需赘 述。
【具体实施方式】
[0013] 本公开内容的实施方式大体涉及在基板上沉积材料的方法，且更具体地，涉及填 充高深宽比特征结构的方法。本文所描述的实施方式在硅穿孔（TSV)应用中尤其有利。本 文所描述方法的实施方式亦适用于标准基板上的镀敷应用。TSV应用包括完全穿过硅基板 的电气连接，诸如在3D封装和3D集成电路中。TSV应用通常包括设置于彼此上的多个集成 电路。举例而言，3D集成电路可包括彼此垂直堆叠的多个硅基板。
[0014] 本文所描述的一些实施方式涉及TSV的铜镀敷。传统的镀敷工艺不足以用于在高 深宽比（AR~20-50)TSV中镀敷铜，因为刚沉积的铜材料缺乏共形性。为了部分改良铜镀 敷共形性和促进自下而上的镀敷，通常将各种添加剂添加到铜镀敷化学品中。然而，此类添 加剂的添加急剧减小了镀敷速率。因此，希望用具有最少添加剂的简单含铜化学品进行镀 敷，以便最大化铜镀敷速率。
[0015] 在本文所描述的一些实施方式中，使用湿式晶片背侧接触的自下而上过孔镀敷 的方法来实现高镀敷速率下的共形铜沉积。在一些实施方式中，将金属膜或银膏（silver paste)施加至基板的背侧以允许电流流经基板。然而，使用银膏或金属膜增加了工艺复杂 性。
[0016] 可在分别耦接至集成处理工具（诸如群集工具）或是集成处理工具的一部分 的各个腔室中执行本文所描述的方法和结构。集成工具的实例包括CEN丁IJRΑ_:κ和 ENDURAK集成工具，两者皆可购自美国California(加利福尼亚）州SantaClara(圣 克拉拉）市的AppliedMaterials,Inc.(应用材料公司）。在一个实施方式中，群集工具可 具有处理腔室，这些处理腔室被配置成执行众多基板处理操作，诸如循环层沉积、化学气相 沉积（CVD)、物理气相沉积（PVD)、原子层沉积（ALD)、蚀刻、预清洁、脱气、退火、定向和其他 基板处理。
[0017] 图1A至图1F图示在基板100上执行处理工序200 (图2)的各个处理方块时的特 征结构102的示意性截面图。在方块210处，在基板100中形成特征结构102,如图1A所 示。图1A图示具有场区域105、背侧106和形成到基板100的表面中的特征结构102的基 板100的截面图。特征结构102具有至少一个侧壁108和底表面110。特征结构102可包括 孔，诸如接触孔、过孔或沟槽。在所述孔是过孔的一些实施方式中，过孔具有高深宽比（例 如，AR~20-50)。基板100可包含半导体材料，诸如（例如）硅、锗或硅锗。可使用传统的 平板印刷术（lithography)和蚀刻技术在基板100中形成特征结构102。在一些实施方式 中，可使用脉冲或时分复用（time-multiplexed)蚀刻工艺（诸如Bosch工艺）形成特征结 构 102〇
[0018] 视情况，在方块220处，在基板100的场区域105上形成薄氧化层114,如图1B所 示。薄氧化层114可具有从约5〇〇A至约1000A的厚度。薄氧化层114可为含硅的氧 化物层（例如，Si02、SiO)。可通过将基板100暴露于清洁工艺在场区域105上形成氧化 层。在一些实施方式中，可选的清洁工艺可包括将基板100暴露于标准清洁-1(Standard Clean-1，"SC-1"）化学品（例如，通常在75摄氏度或80摄氏度下的ΝΗ40Η(氢氧化 铵）+H202 (过氧化氢）+H20 (水）的1:1:5溶液中经历10分钟）。可选的预清洁工艺可进一 步包括暴露于含氢氟酸的溶液和标准清洁2 ( "SC-2"）化学品（例如，75摄氏度或80摄氏 度下的HC1+H202+H20的1:1:6溶液）的至少一者。在一些实施方式中，可使用沉积技术（诸 如化学气相沉积（CVD))在场区域上形成薄氧化层114。
[0019] 在方块230处，为了防止铜扩散至基板100中，可在基板100的场区域105上方 和特征结构102中形成共形阻挡层120,如图1C所示。可使用适当的沉积工艺形成阻挡层 120,这些工艺包括原子层沉积（ALD)、化学气相沉积（CVD)、物理气相沉积（PVD)或上述工 艺的组合。在一个实施方式中，可通过群集工具的腔室形成阻挡层120。在一个实施方式 中，可将基板100放置到等离子体增强ALD(PE-ALD)、等离子体增强CVD(PE-CVD)或高密度 等离子体CVD(HDP-CVD)腔室中，诸如ULTIMAHDP-CVD?、CenturaiSprint?或EnduraiLB? 系统，以上系统皆可购自位于加利福尼