用于制作嵌入式锗硅的方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及用于制作嵌入式锗硅的方法。
【背景技术】
[0002]随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变娃(Strained Si)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PM0S的空穴迁移率和NM0S的电子迁移率。典型的PM0S应变硅器件可通过外延SiGe源漏区来引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NM0S应变硅器件则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。
[0003]对于PM0S，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PM0S的性能获得更大的提升，并且设计了多种工艺方法及流程。
[0004]在28nm技术节点，主流嵌入式SiGe的形貌为Σ状，目的是提升施加在沟道上的应力，形成工艺依靠湿法刻蚀对Si不同晶面的选择性。
[0005]图3A示出期望在衬底中形成的“Σ”形凹槽的截面。在该截面图中，衬底300的表面330、凹槽侧壁的上半部分340和下半部分350、以及凹槽底部380的延长线360 (用虚线表示)形成“Σ”形。
[0006]图3A所示出的“Σ”形凹槽可以通过使用具有晶向选择性的湿法蚀刻来形成。例如，可以选择衬底300的表面的晶面方向为(001)。如图3B所示，首先，例如通过干法蚀刻，在衬底中形成“U”形凹槽310。凹槽310底部的晶面方向也是(001)，侧壁的晶面方向则可以是(110)。
[0007]然后，采用具有晶向选择性的湿法蚀刻剂，例如包含四甲基氢氧化铵(TMAH)的蚀刻剂，来通过“U”形凹槽310对衬底300进行蚀刻。在该蚀刻过程中，在〈111〉晶向上的蚀刻速度小于在其它晶向上的蚀刻速度。由此，“U”形凹槽310被蚀刻而成为钻石形的凹槽315，如图3C所示。图3C中以虚线示出了原来的“U”形凹槽310的位置。凹槽315的侧壁具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分别是(111)和(111)
[0008]然而，由于在〈100〉晶向和〈110〉晶向上的蚀刻速度比在〈111〉晶向上的蚀刻速度大，所以凹槽315底部很容易被过度蚀刻，从而使得凹槽315两侧侧壁的下半部分350相交。于是，该各向异性蚀刻的结果往往导致凹槽315的底部是尖的，而不是平的。
[0009]而如果凹槽315的底部是尖的，那么当在凹槽315中外延生长SiGe时，不能得到闻质量的SiGe。
[0010]因此，需要一种改进的用于制作嵌入式锗硅的方法，从而避免上述问题。
【发明内容】
[0011 ] 本发明的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。
[0012]根据本发明的一个方面，提供一种半导体器件的制造方法，包括:在衬底上形成隔离结构；对所述衬底进行第一刻蚀，以形成第一区域和第二区域；形成应力调节层；在所述应力调节层上形成第一半导体层；对所述第一区域进行选择性第二刻蚀；在所述第一区域上形成刻蚀停止层；在所述刻蚀停止层上形成第二半导体层；在所述第一半导体层和第二半导体层上形成栅极和侧墙；选择性去除所述第二半导体层，仅保留所述第二半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对所述第二半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在所述第二半导体层的侧壁上形成Σ形状。
[0013]根据本发明的一个方面，前述方法中，衬底选自以下材料中的任一种:单晶硅、经掺杂的单晶硅、多晶或多层结构、绝缘体上的半导体、Ge、GaAs或InP。
[0014]根据本发明的一个方面，前述方法中，第二刻蚀的深度大于第一刻蚀的深度。
[0015]根据本发明的一个方面，前述方法中，应力调节层是SiGe。
[0016]根据本发明的一个方面，前述方法中，第一半导体层是通过外延生长形成的外延石圭层；所述外延娃层的厚度小于100埃。
[0017]根据本发明的一个方面，前述方法中，刻蚀停止层是SiGe。
[0018]根据本发明的一个方面，前述方法中，刻蚀停止层是碳化硅。
[0019]根据本发明的一个方面，前述方法中，刻蚀停止层的厚度在5埃至9埃的范围内。
[0020]根据本发明的一个方面，前述方法中，第二半导体层是通过外延生长形成的外延石圭层；所述外延娃层的厚度不小于100埃。
[0021]根据本发明的一个方面，前述方法中，外延硅层的厚度在300埃至800埃的范围内。
[0022]根据本发明的一个方面，前述方法中，外延硅层的顶面由晶面族{100}构成，且侧壁由晶面族{110}构成，所述具有晶向选择性的湿法刻蚀停止在晶面族{111}。
[0023]根据本发明的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成SiGe。
[0024]根据本发明的一个方面，前述方法还包括在晶向选择性的湿法刻蚀之后，在Σ形状的源区和漏区凹槽中形成Sic。
[0025]根据本发明的一个方面，前述方法还包括在所述应力调节层和所述刻蚀停止层与所述衬底之间形成缓冲区。
[0026]根据本发明的一个方面，前述方法中，所述选择性去除所述第二半导体层包括以下步骤中的至少一步:沉积掩膜层；选择性去除所述第一区域中的源区和漏区上的掩膜层；利用掩膜层，通过干法刻蚀，对所述第二半导体层进行刻蚀，直至在所述刻蚀停止层为止。
[0027]与现有技术相比，本发明的优点包括:
[0028]根据本发明的方案，通过在形成半导体器件有源区之前，形成刻蚀停止层(ESL)，使得器件有源区与衬底材料隔离，因此在本发明中可使用各种衬底材料，并且简化现有工艺；通过在刻蚀停止层上形成Σ形状嵌入式SiGe，可获得良好、可控的应力层。另外，PM0S和NM0S的有源区、沟道区通过外延生长工艺形成，与在硅衬底上直接形成有源区的工艺相t匕，该工艺对厚度的控制更加精确，从而提闻集成电路尺寸精度，从而提闻整体性能和稳定性。
【附图说明】
[0029]为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。
[0030]图1A至图1K示出根据本发明的一个实施例分别在PM0S器件和NM0S器件中形成SiGe层以改变器件沟道区中的应力的过程的剖面示意图。
[0031]图2示出根根据本发明的一个实施例分别在PM0S器件和NM0S器件中形成SiGe层的流程图。
[0032]图3A至图3C分别示出期望在衬底中形成的“Σ”形凹槽的剖面示意图以及根据现有技术所形成的“ Σ ”形凹槽的剖面示意图。
【具体实施方式】
[0033]在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形