半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]将2014年6月4日提交的日本专利申请N0.2014-116279的公开内容，包括说明书、附图和摘要整体并入本文作为参考。
技术领域
[0003]本发明涉及一种半导体器件且更特别地涉及一种具有电容器的半导体器件。
【背景技术】
[0004]通过在半导体衬底上形成MISFET和电容器并且通过布线互连元件来制造各种半导体器件。在电容器中，存在Μ頂电容器。
[0005]日本未审专利申请公布N0.2001-313370^2004-119461 以及 2004-266005 描述了用于具有Μ頂电容器的半导体器件的技术。
【发明内容】
[0006]希望提高具有电容器的半导体器件的可靠性。
[0007]本说明书和附图的以下详细说明将使本发明的上述和其他方面和新颖特征更加全面的体现。
[0008]根据本发明的一个方面，提供一种半导体器件，其包括形成在半导体衬底上的第一层间绝缘膜上的第一布线和电容器，以及形成在第一层间绝缘膜上以便覆盖第一布线和电容器的第二层间绝缘膜。电容器包括:形成在第一层间绝缘膜上的下电极；形成在第一层间绝缘膜上以便至少部分地覆盖下电极的上电极；以及插入在下电极和上电极之间的电容绝缘膜。第一布线和上电极由一层中的导电膜图案形成。半导体器件进一步包括位于下电极下方并电耦接至下电极的第一接触插塞，位于上电极上或上电极下方并电耦接至上电极的第二接触插塞，以及位于第一布线上并电耦接至第一布线的第三接触插塞。第二接触插塞位于上电极的在平面图中与下电极不重叠的部分上或该部分下方。
[0009]根据本发明，可提高半导体器件的可靠性。
【附图说明】
[0010]图1是根据本发明第一实施例的半导体器件的基本部分的截面图；
[0011]图2是根据第一实施例的半导体器件的基本部分的平面图；
[0012]图3是根据第一实施例的制造步骤中的半导体器件的基本部分的截面图；
[0013]图4是图3的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0014]图5是图4的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0015]图6是图5的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0016]图7是图6的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0017]图8是图7的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0018]图9是图8的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0019]图10是图9的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0020]图11是图10的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0021]图12是图11的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0022]图13是图12的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0023]图14是图13的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0024]图15是图14的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0025]图16是图15的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0026]图17是图16的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0027]图18是图17的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0028]图19是图18的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0029]图20是图19的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0030]图21是图20的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0031]图22是图21的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0032]图23是图22的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0033]图24是图23的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0034]图25是作为比较实例的半导体器件的基本部分的截面图；
[0035]图26是根据本发明第二实施例的半导体器件的基本部分的截面图；
[0036]图27是根据第二实施例的半导体器件的基本部分的平面图；
[0037]图28是根据第二实施例的制造步骤中的半导体器件的基本部分的截面图；
[0038]图29是图28的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0039]图30是根据本发明第三实施例的半导体器件的基本部分的截面图；
[0040]图31是根据第三实施例的半导体器件的基本部分的平面图；
[0041]图32是根据第三实施例的制造步骤中的半导体器件的基本部分的截面图；
[0042]图33是图32的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0043]图34是图33的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0044]图35是图34的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0045]图36是根据本发明第四实施例的半导体器件的基本部分的截面图；
[0046]图37是根据第四实施例的半导体器件的基本部分的平面图；
[0047]图38是根据本发明第五实施例的制造步骤中的半导体器件的基本部分的截面图；
[0048]图39是图38的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0049]图40是图39的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0050]图41是与图40的步骤相同的制造步骤中的半导体器件的基本部分的截面图；
[0051]图42是图41的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0052]图43是图42的步骤之后的制造步骤中的半导体器件的基本部分的截面图；
[0053]图44是图43的步骤之后的制造步骤中的半导体器件的基本部分的截面图；以及
[0054]图45是图44的步骤之后的制造步骤中的半导体器件的基本部分的截面图。
【具体实施方式】
[0055]如果需要，将在不同部分或分离地说明优选实施例，但这这些说明不是彼此无关，除非具体明示之外。一个说明可以是另一个的整体或一部分的变型形式、详细形式或补充形式。而且，对于下述优选实施例来说，当具体数字(片数、数值、量、范围等等)表示一个元件时，其不限于该具体数字，除非具体明示或理论上限于该数字之外；其可以大于或小于该具体数字。而且，在下述优选实施例中，构成元素(包括构成步骤)不是必需的，除非具体明示或理论上是必需的之外。类似地，在下述优选实施例中，当特定形式或位置关系用于说明一个元件时，其应解释为包括实际上等效于或类似于该特定形式或位置关系的形式或位置关系，除非具体明示或理论上限于该特定形式或位置关系之外。对于上述数值数据和范围也同样适用。
[0056]以下将参考附图详细说明优选实施例。在示出优选实施例的所有附图中，具有相同功能的元件由相同参考数字表示并省略其重复说明。对于以下优选实施例来说，除非需要时，否则将不再重复相同或相似元件的基本说明。
[0057]在示出优选实施例的附图中，出于容易理解，即使在截面图中也可省略阴影且出于容易理解，即使在平面图中也可采用阴影。
[0058]第一实施例
[0059]<半导体器件的结构>
[0060]根据第一实施例的半导体器件是具有Μ頂(金属绝缘体金属)电容器的半导体器件。因为Μ頂电容器可形成在位于半导体衬底上的层间绝缘膜上，因此可在电容器下方形成各种元件(例如晶体管)。这在降低芯片面积方面是有利的。
[0061]将参考图1和2说明根据本实施例的半导体器件的结构。
[0062]图1是根据本实施例的半导体器件的基本部分的截面图。图1示出半导体器件为CMOS图像传感器的一个实例。因此，实际上包括光电二极管DI和晶体管的多个像素在半导体衬底SB的主表面中以阵列图案布置，但是图1仅示出作为一个像素的代表元件的一个光电二极管D1、一个传输晶体管TX以及一个像素晶体管Q1。
[0063]图2是根据本实施例的半导体器件的基本部分的平面图。图2是电容器CP的平面图(平面布局)，示出构成电容器CP的下电极LE、电容绝缘膜YZ以及上电极UE。为了便于理解，分别由虚线、双点划线以及实线表示下电极LE、电容绝缘膜YZ以及上电极UE。图2也示出親接至下电极LE的插塞P3a以及親接至上电极UE的插塞P4a，其中插塞P3a和插塞P4a分别由虚线和实线表示。图1示出几乎对应于沿图2的线A-A截取的截面的电容器CP的截面图。
[0064]这里，给出其中构成CMOS图像传感器的多个像素形成在半导体衬底SB的主表面中的情况的说明。但是，本发明不限于此且其他类型的元件或电路可形成在半导体衬底SB的主表面中，且任意元件或电路可形成在半导体衬底SB的主表面中。
[0065]如图1中所示，光电二极管D1、传输晶体管TX以及像素晶体管Q1形成在半导体衬底SB的主表面的由元件隔离区ST限定的有源区中。光电二极管DI包括p型阱PW1、η型半导体区(η型阱)以及ρ+型半导体区PR。
[0066]传输晶体管TX传输由光电二极管DI产生的电荷。一个像素具有包括传输晶体管TX的多个晶体管。这里，像素晶体管Q1示出为构成像素的晶体管中的除传输晶体管TX之外的代表性晶体管。
[0067]半导体衬底SB例如是掺杂有诸如磷(P)或砷(As)的η型杂质(施主)的η型单晶硅的半导体衬底(半导体晶片)。或者，半导体衬底SB可以是所谓的外延晶片。
[0068]由绝缘体制成的元件隔离区ST形成在半导体衬底SB的主表面中以限定有源区。
[0069]p型阱(p型半导体区)PW1和PW2从半导体衬底SB的主表面延伸至给定深度。p型阱PW1横跨其中设置光电二极管DI的区域以及其中设置传输晶体管TX的区域。p型阱PW2位于其中设置了像素晶体管Q1的区域中。
[0070]在半导体衬底SB中，η型半导体区(η型阱)NW形成为包含于ρ型阱PW1中。η型半导体区NW用于形成光电二极管DI，但是其也用于形成传输晶体管ΤΧ的源区。
[0071]ρ+_型半导体区PR位于η型半导体区NW的表面的一部分中。ρ+_型半导体区PR的掺杂浓度(P型掺杂浓度)高于P型阱PW1的掺杂浓度(ρ型掺杂浓度)。
[0072]p+-型半导体区PR的底部深度小于η型半导体区NW的底部深度，且ρ+_型半导体区PR主要位于η型半导体区NW的表面层中。因此，当从半导体衬底SB的厚度方向观察时，η型半导体区NW位于最上层中的ρ+_型半导体区PR下，且ρ型阱PW1位于η型半导体区NW下。在其中没有η型半导体区NW的区域中，ρ+_型半导体区PR的一部分与ρ型阱PW1接触。
[0073]在ρ型阱PW1和η型半导体区NW之间形成ΡΝ结。而且，在ρ+-型半导体区PR和η型半导体区NW之间形成ΡΝ结。ρ型阱PW1、η型半导体区NW以及ρ+-型半导体区PR构成光电二极管(PN结二极管)DI。
[0074]p+-型半导体区PR旨抑制基于在半导体衬底SB的表面上形成的复数界面态而产生电子。通过在电子作为多数载流子的η型半导体区NW的表面中形成空穴作为多数载流子的ρ+_型半导体区PR，抑制没有光照射的情况下产生电子，从而防止暗电流增大。
[0075]光电二极管DI是光电检测器(光电变换器)，其具有将接收的光转换成电而产生电荷并积累电荷的作用，且传输晶体管ΤΧ用作从光电二极管传输光电二极管DI中积累的电荷的开关。
[0076]形成传输晶体管ΤΧ的栅电极GT以便在平面图中与η型半导体区NW部分地重叠。栅电极GT经由栅极绝缘膜GI而位于半导体衬底SB上。形成侧壁间隙物SW作为栅电极GT侧壁上的侧壁绝缘膜。
[0077]在半导体衬底SB的ρ型阱PW1中，η型半导体区NW形成在栅电极GT—侧上，且η型半导体区NR形成在栅电极GT另一侧上。η型半导体区NR可具有LDD (轻掺杂漏极)结构。
[0078]η型半导体区NR用作传输晶体管ΤΧ的漏极区，且其还可以被认为是浮置扩散层。η型半导体区NW是光电二极管DI的构成元件且其还可以用作用于传输晶体管ΤΧ的源极的半导体区。η型半导体区NW和n型半导体区NR借助它们之间的传输晶体管ΤΧ的沟道形成区彼此隔开。
[0079]在光电二极管DI的表面上，即η型半导体区NW和p+-型半导体区PR的表面上形成作为保护膜的盖层绝缘膜CZ。盖层绝缘膜CZ可部分位于栅电极GT上。
[0080]另一方面，像素晶体管Q1的栅电极GS经由栅极绝缘膜GI形成在半导体衬底SB的ρ型阱PW2上。侧壁间隙物SW形成作为栅电极GS的两侧上的侧壁上的侧壁绝缘膜。而且，像素晶体管Q1的源极/漏极区SD形成在栅电极GS两侧上的ρ型阱PW2中。像素晶体管Q1的源极/漏极区SD具有LDD结构。
[0081]金属硅化物层(未示出)通过所谓的硅化(自对准硅化物)工艺而形成在η型半导体区NR、源极/漏极区SD、栅电极GT以及栅电极GS中的每一个的顶部上。
[0082]层间绝缘膜L1形成在半导体衬底SB上以便覆盖栅电极GT和GS、盖层绝缘膜CZ以及侧壁间隙物SW。层间绝缘膜L1位于半导体衬底SB的整个表面上。将在下文说明的层间绝缘膜L1和层间绝缘膜L2，L3，L4和L5是氧化硅膜，例如是由TE0S (正硅酸乙酯)制成的氧化硅膜。替代地，它们可以是HDP氧化物膜。HDP氧化物膜是通过HDP (高密度等离子体)CVD方法制成的氧化硅膜。
[0083]在层间绝缘膜L1中制造作为接触孔(开口，通孔)S1的通孔，且在通孔S1中形成用于耦接的作为导体的导电插塞(接触插塞)P1。
[0084]通孔S1和掩埋在其中的插塞P1例如形成在η型半导体区NR、源极/漏极区SD、栅电极GT或栅电极GS上。
[0085]包括多个布线层的多层布线结构形成在层间绝缘膜L1上。在本实例中，形成第一至第四布线层，总共四个布线层。但是，布线层的数目不限于四个，而其可以任意改变。作为最下层布线层的第一布线层中的布线是布线Ml ;作为第一布线层上的层的第二布线层中的布线是布线M2 ;作为第二布线层上的层的第三布线层中的布线是布线M3 ;且作为第三布线层上的层的第四布线层中的布线是布线M4。在图1中所示的实例中，第四布线层是最上层，而另一布线层可形成在第四布线层上。
[0086]第一布线层中的布线Ml位于其中掩埋有插塞P1的层间绝缘膜L1上。插塞P1电耦接至布线Ml，且其上表面邻接布线Ml的底部。
[0087]层间绝缘膜L2形成在层间绝缘膜L1上以便覆盖布线Ml。在层间绝缘膜L2中制造通孔(开口，通孔)S2且在通孔S2中形成用于耦接的作为导体的导电插塞(接触插塞)P2。
[0088]第二布线层中的布线M2位于其中掩埋有插塞P2的层间绝缘膜L2上。
[0089]层间绝缘膜L3形成在层间绝缘膜L2上以便覆盖布线M2。在层间绝缘膜L3中制造通孔(开口，通孔)S3且在通孔S3中形成用于耦接的作为导体的导电插塞(接触插塞)P3o
[0090]第三布线层中的布线M3位于其中掩埋有插塞P3的层间绝缘膜L3上。
[0091 ] 层间绝缘膜L4形成在层间绝缘膜L3上以便覆盖布线M3。在层间绝缘膜L4中制造通孔(开口，通孔)S4且在通孔