包含硫族原子的半导体器件和制造方法
【技术领域】
[0001]本发明总体上涉及半导体器件，并且具体地涉及包含硫族原子的半导体器件和制造方法。
【背景技术】
[0002]通常，用于生产功率半导体器件诸如功率半导体二极管和IGBT (绝缘栅极双极晶体管)的半导体晶片从按悬浮区工艺(floating zone process) (Fz晶片)生长的娃锭获得。按直拉工艺(Czochralski process) (Cz晶片)从恪炉中的恪融原料直拉的娃棒获得的半导体晶片比较廉价并且可以具有更大的直径。然而，在拉晶工艺期间的分凝效应导致掺杂剂浓度沿着硅棒的纵轴发生显著的轴向变化。另外，在从硅棒获得的Cz晶片中，掺杂物质的径向波动(条纹)导致比电阻发生显著的径向变化。初始本底掺杂的较高变化使得从这种半导体晶体来制造半导体器件(例如，功率半导体器件)复杂化。期望以更具成本效益的方式来制造半导体器件。
【发明内容】
[0003]根据一个实施例，半导体器件包括具有第一表面和平行于该第一表面的第二表面的单晶半导体本体。该半导体本体包含磷族(pnictogen)原子的本底掺杂和硫族(chalcogen)原子。硫族原子的浓度为至少5E12cm 3。硫族原子与本底掺杂的磷族原子之比在1:9至9:1范围内。
[0004]根据一种制造半导体器件的方法，将硫族原子注入到包含磷族原子的单晶半导体衬底中。硫族原子的浓度为至少lE12cm 3。硫族原子与磷族原子之总比在1:9至9:1范围内。
[0005]根据另一实施例，半导体器件包括具有第一表面和平行于该第一表面的第二表面的单晶半导体本体。该半导体本体包含磷族原子和/或氢原子的本底掺杂和硫族原子。硫族原子的浓度为至少5E12cm 3ο硫族原子与本底掺杂的原子之比在1:9至9:1范围内。
[0006]本领域的技术人员通过阅读以下详细说明和对应附图会认识到附加的特征和优点。
【附图说明】
[0007]所附附图被包含进来以提供对本发明的进一步理解，并且包含在本说明书中并且构成本说明书的一部分。附图图示了本发明的实施例，并同说明书一起用于阐释本发明的原理。本发明的其他实施例和多种预期优点将由于通过参考以下详细说明而变得更充分理解而更容易理解。
[0008]图1Α是根据与半导体二极管有关的一个实施例的包含磷族原子的近似均匀的本底掺杂和硫族原子的半导体器件的部分的示意性截面图。
[0009]图1Β是示出了在图1Α的半导体器件中的竖直掺杂剂分布的示意图。
[0010]图1C是示出了在图1A的半导体二极管中和在参考器件中的电场分布的示意图。
[0011]图2是示出了在制造图1A的半导体器件的工艺中在半导体衬底中的竖直杂质分布的示意图，用于图示硫族分布的细节。
[0012]图3A是根据与IGBT有关的一个实施例的包含磷族原子的近似均匀的本底掺杂和硫族原子的半导体器件的部分的示意性截面图。
[0013]图3B是根据与双极晶体管有关的一个实施例的包含磷族原子的近似均匀的本底掺杂和硫族原子的半导体器件的部分的示意性截面图。
[0014]图4是用于图示制造根据另一实施例的半导体器件的方法的原理流程图。
【具体实施方式】
[0015]在以下详细说明中，对对应附图进行参考，对应附图构成本详细说明的一部分，并且以图示的方式在其中示出了可以实践本发明的具体实施例。应理解，可以使用其他实施例，而且在不背离本发明的范围的情况下可以作出结构上或者逻辑上的改变。例如，针对一个实施例图示或描述的特征可以用于其他实施例，或者与其他实施例结合以产生另一实施例。本发明意在包括这类修改和变形。使用特定语言对示例进行描述，该特定语言不应解释为对所附权利要求书的范围进行限制。附图未按比例绘制，并且仅用作图示之目的。为清楚起见，如果没有另行说明，那么在不同附图中通过相应的附图标记表示相同的元件。
[0016]术语“具有”、“含有”、“包含”、“包括”等是开放性术语，并且这些术语表示存在规定结构、元件或者特征，但是不排除附加的元件或者特征。“一”、“一个”和“该”旨在包括复数形式和单数形式，除非上下文另外明确指示。
[0017]术语“电连接”描述了在电连接的元件之间的永久低欧姆连接，例如在相关元件之间的直接接触、或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括，在电耦合的元件之间可以设置适用于信号传输的一个或者多个中间元件，例如，可控制为在第一状态下暂时提供低欧姆连接并且在第二状态下暂时提供高欧姆电解耦的元件。
[0018]附图通过在掺杂类型“η”或者“p”旁标注或者“ + ”来图示相对掺杂浓度。例如，“η ”指低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域的掺杂浓度更高的掺杂浓度。相对掺杂浓度相同的掺杂区域并不一定具有相同的绝对掺杂浓度。例如，两个“η”掺杂的不同区域可以具有相同或者不同的绝对掺杂浓度。
[0019]虽然此处图示并且描述了特定实施例，但是本领域的技术人员要理解，在不背离本发明的范围下，可以用各种可替代的和/或等效的实施方式取代示出并且描述的特定实施例。本申请意在涵盖此处论述的各种具体实施例的任何改动或者变型。因此，本发明旨在仅仅受权利要求书及其等同物限制。
[0020]根据实施例的半导体器件可以是半导体二极管、IGFET(绝缘栅极场效应晶体管)、IGBT(绝缘栅极双极晶体管)例如RC-1GBT(反向导通型IGBT)、BJT(双极结型晶体管)、晶闸管、GT0 (栅极关断晶闸管)或者辐射探测器。
[0021]在图1A中的半导体器件500为半导体二极管，例如，具有大于100mA(例如，大于1A或者大于10A)的标称正向电流^的功率半导体二极管。
[0022]单晶半导体材料，例如硅(Si)、碳化硅(SiC)、锗(Ge)、锗硅晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或者其他六?而半导体，形成半导体本体100，该半导体本体100具有:在正侧处的第一表面101，其可以是近似平面的，或者其可以由跨共面表面部分的平面所限定；以及在与正侧相对的背侧处的平面的第二表面102，其平行于该第一表面101。
[0023]在第一与第二表面101、102之间的最小距离取决于半导体器件500被指定的电压阻断能力。例如，当半导体器件500被指定为大约1200V的阻断电压时，在第一与第二表面101、102之间的距离可以在90 μπι至200 μπι范围内。与具有更高阻断能力的半导体器件有关的其他实施例可以提供具有几百μπι厚度的半导体本体100。具有更低阻断能力的半导体器件可以具有从35 μπι至90 μπι的厚度。
[0024]在平行于第一表面101的平面中，半导体本体100可以具有矩形形状，其中边缘长度在数毫米范围内。平行于第一表面101的方向是水平方向，而垂直于第一表面101的方向是竖直方向。在第一与第二距离之间的距离为至少30 μ m，例如，至少100 μ m，或者至少120 μ mD
[0025]半导体本体100包括:第一负载接触层110，其与在正侧处的第一负载电极310欧姆接触；以及第二负载接触层130，其与在背侧处的第二负载电极320欧姆接触。第一负载电极310形成或者电连接至第一负载端子L1。第二负载电极320形成或者电连接至第二负载端子L2。第一和第二负载接触区域110、130具有相反的导电类型。根据图示的实施例，第一负载接触层110为p导电，而第二负载接触层130为η导电。
[0026]半导体器件500进一步包括第二负载接触区域130的导电类型的基础区域120。基础区域120可以包括具有至少lE13cm 3并且至多lE17cm 3的有效掺杂剂浓度的轻掺杂漂移区域121。漂移区域121的掺杂可以对应于半导体本体100的初始总本底掺杂。漂移区域121和第一负载接触层110可以形成pn结。基础区域120可以进一步包括夹设在漂移区域121与第二负载接触层130之间的场停止层128，其中在场停止层128中的平均杂质浓度与在漂移区域121中的有效掺杂剂浓度的至少二倍一样高，例如，十倍。
[0027]根据其他实施例，基础区域120可以进一步包括:补偿结构诸如超结结构