复合氧化膜结构的制作方法

文档序号:9580603阅读:663来源:国知局
复合氧化膜结构的制作方法
【技术领域】
[0001] 本发明涉及半导体制造技术,更具体的,本发明涉及低温氧化膜结构及其制造方 法。
【背景技术】
[0002] 随着3D封装技术的大规模应用,晶片级封装(wafer level package, WLP)的研究 也日趋成熟。一种晶片级封装工艺是后通孔(via last)工艺,其主要特征是将通孔结构的 形成步骤放在最后完成。
[0003] 图IA- ID示出了根据现有技术的后通孔工艺来处理晶片的示意过程。为使得图 形简洁,各图中相同的结构仅用附图标记标注一次。如图IA所示,前端的工艺形成载有器 件和必要保护结构的晶片(仅为图示的目的,该晶片显示为倒置。实际加工中晶片可为任 何取向)。对晶片的基底部分101进行背侧研磨(grinding),获得期望的厚度和平整度。随 后,如图IB所示,通过干法刻蚀工艺获得通孔结构102,并在通孔102的底部沉积接触材料 (例如,接触层1〇扣。随后,如图IC所示,W诸如CVD的沉积工艺将氧化膜104沉积在晶片 表面(包括通孔内),然后把通孔底部的氧化物刻蚀掉,暴露出接触层103。最后,如图ID 所示,通过诸如瓣射的方式将重分布层(RDL) 105施加到晶片表面,并利用湿法刻蚀工艺得 到期望的RDL图形。
[0004] 出于可靠性的考虑,图IA - ID所示的现有技术,W及本领域的其他类似技术,在 使用CVD和PVD等沉积氧化膜时,需要采取低温制程。例如,对于CVD,通常要求温度低于 20(TC。W低温制得的氧化膜被称为LTO膜。另一方面,对于氧化膜有一定的厚度要求,例 女口,其厚度应达到20K (20000埃)。然而,在实践中发现,W低温工艺沉积较厚的氧化膜时会 发生一些问题。
[0005] 集成电路制造中经常使用的两种氧化膜是基于Si&获得的氧化膜和基于 TEOS (正娃酸己醋,Tetra化ho巧Silane)获得的氧化膜。业界也将其称为SiH4基氧化膜 和TEOS基氧化膜。
[000引对于SiH4基氧化膜,其成膜反应是:
[0007] SiH*巧成0 一Si〇2巧成巧&
[0008] 对于TEOS基氧化膜,其成膜反应是:
[0009] Si(C化0) 4+8〇3 一Si〇2+10H2〇+8C〇2
[0010] 当采用低温工艺制得上述两种氧化膜时,将其相应称为Si&基LTO膜和TEOS基 LTO 膜。
[0011] 在实际生产中发现,将上述两种氧化膜应用到晶片级封装中都有问题产生。SiH4 基氧化膜的厚度及应力均匀性较好,但其台阶覆盖率较差,例如,在沟槽结构的底部侧壁 位置处,氧化膜厚度可能仅为60-80nm,送样的厚度在PVD之前的刻蚀过程中可能被破坏。 TESO基氧化膜的台阶覆盖率较好,但是其厚度及应力的均匀性较差,在晶片表面产生变色 (discolor)现象。
[0012] 鉴于SiH4基氧化膜和TEOS基氧化膜各自均有一定的问题,考虑将两种膜结合在 一起,得到复合氧化膜。例如,使用IOK TE0S+10K SiH4的结构,利用TEOS基氧化膜具有较 好的台阶覆盖率的能力来进行填洞,然后在其上生长SiH4基氧化膜,利用其厚度均匀性好 的能力来避免变色的问题。
[0013] 然而,由于上述两种氧化膜的应力存在差异,因此在实际应用中可能发生严重的 剥离(peeling)问题。图2A示出对示例性SiH4基氧化膜和示例性TEOS基氧化膜所作的 应力测试,结果显示,在W CVD法沉积氧化膜后,TEOS基氧化膜所的应力比SiH4基氧化膜 高,两种氧化膜应力数值相差约为50MPa ;此后差值随时间不断增大,48小时后差值超过 lOOMPa。当W低温工艺形成由SiH4基LTO膜和TEOS基LTO膜构成的复合LTO膜时,上述问 题显得更加突出。已有的工艺实践表面,低温CVD沉积后,TEOS基LTO膜和SiH4基LTO膜 的应力差值随时间不断增大,48小时后差值约达230MPa。
[0014] 图2B示出对另一工艺条件下的示例性SiH4基氧化膜和示例性TEOS基氧化膜所 作的应力测试,结果显示,在W CVD法沉积氧化膜后,TEOS基氧化膜所的应力和SiH4基氧化 膜应方向相反,两种氧化膜应力数值相差约为220MPa ;此后差值随时间不断增大,48小时 后差值超过350MPa〇
[0015] W上示出的TEOS基LTO膜和SiH4基LTO膜应力差别是示例性的。在具体工艺中, 根据调整反应腔气压,沉积功率等工艺条件,可能获得不同的应力数值和应力方向的各种 组合。它们所面临的共性问题是应力差异所导致的剥离问题。
[0016] 因此,业界需要一种新的半导体结构和制造工艺来解决SiH4基氧化膜和TEOS基 氧化膜的应力差异所导致的剥离问题。

【发明内容】

[0017] 本发明针对现有技术的上述问题提出解决方案,使得复合氧化膜的剥离问题得到 消除或改善。
[0018] 本发明对SiH4基氧化膜和TEOS基氧化膜构成的复合氧化膜进行结构的改变。一 种方案在TEOS基氧化膜中加入空腔结构,使得TEOS基氧化膜的应力得到部分释放。送种 方案适用于氧化膜的各种应力参数的组合。另一种方案是形成多重复合氧化膜,其中TEOS 基LTO膜和SiH4基LTO膜依次堆叠,形成四层复合LTO膜,利用相邻LTO膜应力方向相反 的特性释放应力。送种方案尤其适用于两种氧化膜的应力相反的情况。
[0019] 根据本发明的一个方面,提出一种复合氧化膜结构的制造方法,包括:在半导体基 片上沉积第一氧化膜;在所述第一氧化膜中形成空腔结构;在所述空腔结构中填充预填充 材料;在所述第一氧化膜上沉积第二氧化膜;在所述第二氧化膜中、所述空腔结构上方位 置处刻蚀出孔;去除所述预填充材料;W及继续沉积所述第二氧化膜,使沉积材料封闭所 述孔。
[0020] 根据本发明的一个方面,前述制造方法中,所述第一氧化膜是TEOS基氧化膜,所 述第二氧化膜是SiH4基氧化膜。
[0021] 根据本发明的一个方面,前述制造方法中,W灰化工艺去除所述预填充材料。
[0022] 根据本发明的一个方面,前述制造方法中,所述第二氧化膜的材料应力方向和所 述第一氧化膜的材料应力方向相同。
[0023] 根据本发明的一个方面,前述制造方法中,在低温工艺条件下沉积所述第一氧化 膜和第二氧化膜。
[0024] 根据本发明的一个方面,前述制造方法中,所述空腔结构包括分布在所述第一氧 化膜中的多个离散空腔;优选地,每个离散空腔的口径为10 - 50 U m。
[0025] 根据本发明的一个方面,前述制造方法中,所述预填充材料是无定形碳。
[0026] 根据本发明的一个方面,前述制造方法中,在所述空腔结构中填充预填充材料的 步骤包括:沉积预填充材料到半导体基片的整个表面;通过平坦化工艺去除沉积在空腔结 构W外的预填充材料。
[0027] 根据本发明的一个方面,前述制造方法中,所述孔的直径为lOOOoOOOA。
[0028] 根据本发明的一个方面,提出一种复合氧化膜结构,包括:在半导体基片上的第一 氧化膜;W及在所述第一氧化膜上的第二氧化膜,其中,所述第一氧化膜中形成有空腔结 构。
[0029] 根据本发明的一个方面,前述复合氧化膜结构中,所述第一氧化膜是TEOS基氧化 膜,所述第二氧化膜是SiH4基氧化膜。
[0030] 根据本发明的一个方面,前述复合氧化膜结构中,所述第二氧化膜的材料应力方 向和所述第一氧化膜的材料应力方向相同。
[0031] 根据本发明的一个方面,提出一种复合氧化膜结构的制造方法,包括:在半导体基 片上依次沉积两个或更多个复合子层,其中每个复合子层包括第一氧化膜W及沉积在第一 氧化膜上的第二氧化膜,其中所述第一氧化膜的材料应力和所述第二氧化膜的材料应力方 向相反。
[0032] 根据本发明的一个方面,提出一种复合氧化膜结构的制造方法,包括:在半导体 基片上沉积第一氧化膜;在半导体基片上沉积第二氧化膜;在半导体基片上沉积第H氧化 膜;W及在半导体基片上沉积第四氧化膜;其中,所述第一氧化膜的材料应力和所述第二 氧化膜的材料应力方向相反,所述第H氧化膜和所述第一氧化膜的材料相同,所述第四氧 化膜和所述第二氧化膜的材料相同。
[0033] 根据本发明的一个方面,前述制造方法中,所述第一和第二氧化膜构成第一复合 子层,所述第H和第四氧化膜构成第二复合子层,所述第一复合子层的厚度小于所述第二 复合子层的厚度。
[0034] 根据本发明的一个方面,前述制造方法中,所述第一复合子层的厚度占复合氧化 膜结构总厚度的25%- 50%。
[0035] 根据本发明的一个方面,前述制造方法中,所述第一氧化膜是TEOS基LTO膜,所述 第二氧化膜是SiH4基LTO膜。
[0036] 根据本发明的一个方面,前述制造方法中,所述第一氧化膜和第二氧化膜的厚度 比例为1:4,所述第H氧化膜和第四氧化
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