一种形成金属互连结构的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，特别涉及一种形成金属互连结构的方法。
【背景技术】
[0002]在形成金属互连结构(如铜的互连结构)时，通常要通过化学机械研磨(CMP)工艺去除沟槽之外的多余的铜和阻挡层等膜层，直至研磨至低K介电层，露出沟槽内的金属，形成金属布线为至。
[0003]目前，在65nm及其以下的技术节点中，由于对于铜金属层工艺的要求越来越高，栈多层(Line stack mult1-layers)的后段变得更加复杂,通常包括扩散阻挡层、金属硬掩膜层、氧化物硬掩膜层等多种薄膜材料层，而在形成铜互连结构时，需要研磨除去这样的多个薄膜材料层的堆栈，这给控制CMP工艺后得到的晶圆表面不同位置处，特别是不同位置处的低K介电层以及沟槽内的铜的厚度差异带来了巨大的挑战。因为这些多个薄膜材料层的堆栈意味着更多的厚度差异的来源，在研磨过程中会引入更多影响最终得到的晶圆表面不同位置处厚度差异的因素，再加上CMP过程中头和头之间(head to head)、研磨垫的使用时间、研磨液批次与批次之间的变化，使得CMP过程结束后，晶圆表面不同位置处，特别是不同位置处的低K介电层以及沟槽内的铜的厚度的差异很大，如图1所示。
[0004]图1为常规的通过CMP工艺形成铜互连结构的方法的示意图，首先进行第一研磨工序去除沟槽之外的多余的铜11，该研磨工序终止于扩散阻挡层12 ;然后再进行第二研磨工序，研磨除去包括沟槽之外的扩散阻挡层12、金属硬掩膜层13、氧化物硬掩膜层14等多层薄膜材料层，以及少量的低K介电层15，由于在第二研磨工序中要研磨除去多层薄膜材料层，研磨过程较复杂多变、且研磨时间较长，使得整个CMP工艺结束后，晶圆表面不同位置，特别是不同位置处的低K介电层以及沟槽内的铜的厚度差异很大，从而降低晶圆的性能和稳定性。
[0005]因此，为减小晶圆表面不同位置、特别是不同位置处的低K介电层以及沟槽内金属的厚度差异，提高晶圆的性能和稳定性，需要提供一种新的形成金属互连结构的方法。
【发明内容】
[0006]在形成金属互连结构时，为了减小CMP工艺后的晶圆表面不同位置处、特别是不同位置处的低K介电层以及沟槽内金属的厚度差异，提高晶圆的性能和稳定性，本发明提供了一种形成金属互连结构的方法，所述方法包括:
[0007]步骤S1:提供半导体衬底以及依次形成于所述半导体衬底上的低K介电层、氧化物硬掩膜层和金属硬掩膜层，所述低K介电层、氧化物硬掩膜层和金属硬掩膜层中形成有用于形成所述金属互连结构的沟槽，所述沟槽中和所述金属硬掩膜层上依次形成有扩散阻挡层和金属层；
[0008]步骤S2:执行第一化学机械研磨以去除所述沟槽外的金属层，并停止于所述扩散阻挡层；
[0009]步骤S3:执行第二化学机械研磨以去除所述沟槽外的扩散阻挡层，并停止于所述金属硬掩膜层；
[0010]步骤S4:刻蚀去除所述金属硬掩膜层，以露出所述氧化物硬掩膜层；
[0011]步骤S5:执行第三化学机械研磨以去除所述氧化物硬掩膜层，形成所述金属互连结构。
[0012]可选地，所述步骤S5中还包括过研磨步骤，以去除少量的所述低K介电层。
[0013]可选地，所述金属硬掩膜层为TiN材料。
[0014]可选地，所述氧化物硬掩膜层为TEOS材料。
[0015]可选地，所述步骤S3中所使用的研磨液对所述扩散阻挡层的研磨速率大于对所述金属硬掩膜层的研磨速率。
[0016]可选地，所述步骤S4中的刻蚀为湿法刻蚀或干法刻蚀。
[0017]可选地，所述湿法刻蚀采用SCl溶液。
[0018]可选地，所述SCl溶液中的NH3.H20、H2O2和H2O的质量比或体积比为1: 1:5至3:1:5ο
[0019]可选地，所述干法刻蚀所用的刻蚀气体为Cl2和BC13。
[0020]本发明的形成金属互连结构的方法，在研磨除去晶圆沟槽外的多余的金属层之后，先仅研磨除去扩散阻挡层，然后刻蚀除去金属硬掩膜层，最后仅需研磨除去氧化物硬掩膜层和部分低K介电层，与常规的通过CMP工艺形成金属互连结构的方法相比，极大地减少了抛光时间和抛光过程中的复杂度，极大地减少了研磨过程中影响晶圆表面的不同位置处厚度差异的因素，从而减小了最终研磨得到的晶圆表面的不同位置处的厚度差异，特别是不同位置处的低K介电层以及沟槽内金属的厚度差异，提高了晶圆的性能和稳定性。
【附图说明】
[0021]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0022]附图中:
[0023]图1为常规的通过CMP工艺形成铜互连结构的方法的示意图；
[0024]图2为本发明的形成金属互连结构的方法的流程图；
[0025]图3a_3e分别为本法明的形成金属互连结构的方法的一具体实施例中的化学机械研磨前、研磨去除沟槽之外的多余的铜后、研磨去除沟槽之外的扩散阻挡层后、刻蚀去除金属硬掩膜层后、和研磨去除TEOS层和少量ULK薄膜材料后的晶圆的结构示意图。
【具体实施方式】
[0026]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0027]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0028]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0029]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0030]在形成金属互连结构时，为了减小CMP工艺后的晶圆表面不同位置处、特别是不同位置处的低K介电层以及沟槽内金属的厚度差异，提高晶圆的性能和稳定性，本发明提出一种新的形成金属互连结构的方法，图2为所述形成金属互连结构方法的流程图，共包括S1-S5五个步骤，下面结合图2以及本发明的具体实施例对所述方法进行详细说明。
[0031]步骤S1:提供半导体衬底以及依次形成于所述半导体衬底上的低K介电层、氧化物硬掩膜层和金属硬掩膜层，所述低K介电层、氧化物硬掩膜层和金属硬掩膜层中形成有用于形成所述金属互连结构的沟槽，所述沟槽中和所述金属硬掩膜层上依次形成有扩散阻挡层和金属层。
[0032]示例性地，图3a示出了本发明一个实施例中的半导体衬底36以及依次形成于半导体衬底36上的低K介电层35、氧化物硬掩膜层34和金属硬掩膜层33,低K介电层35、氧化物硬掩膜层34和金属硬掩膜层33中形成有用于形成所述金属互连结构的沟槽，所述沟槽中和所述金属硬掩膜层33上依次形成有扩散阻挡层32和金属层31。
[0033]所述半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe、SiGeC、Ge 合金、GeAs、InAs、InP、NDC(Nitrogen dopped Silicon Carbite，氮惨杂的碳化硅)，以及其它II1-V或I1-VI族化合物半导体。在本发明的一个实施例中，半导体衬底36为Si材料。
[0034]在半导体结构衬底36上从下至上顺序依次沉积低K介电层35、氧化物硬掩膜层34、金属硬掩膜层33 ;所述低K介电层,可以为低k介电材料,也可以为超低k(ultralow-k, ULK)介电材料，所述金属硬掩膜层可以为T1、W、TiN或WN等，在本发明的一个实施例中，金属硬掩膜层33采用TiN材料，氧化物硬掩膜层34为正硅酸乙酯(TEOS)形成的氧化硅层，即TEOS材料层、低K介电层35为ULK介电材料。
[0035]利用双大马士革工艺，首先对低K介电层35、氧化物硬掩膜层34和金属硬掩膜层33进行刻蚀，以在