利用辅助结构制备多晶SiGe栅的纳米级PMOS控制电路方法
【技术领域】
[0001]本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造用于基于SPIN 二极管可重构天线的纳米级Si控制电路的方法。
【背景技术】
[0002]随着科学技术的进一步发展，无线通信技术在人们的生活中发挥着越来约重要的作用。新一代无线通信系统的发展趋势包括实现高速数据传输，实现多个无线系统之间的互联，实现有限的频谱资源的有效利用，获得对周围环境的自适应能力等。为突破传统天线固定不变的工作性能难以满足多样的系统需求和复杂多变的应用环境，可采用SPIN 二极管正向偏置时激发的固态等离子体用作天线的辐射结构，通过选择性导通SPIN 二极管即可构成不同结构的可重构天线，满足无线通信系统对多功能天线的需要。
[0003]基于SPIN 二极管的可重构天线需要大量外围控制电路来实现天线的实时可重构，目前多采用外接控制电路板的方式，这种方式对天线性能影响较大，不利于可重构天线的设计。另一种方法是将控制电路直接制作在承载SPIN 二极管的硅晶圆上，然而，由于SPIN二极管尺寸较大，一般采用lum?2um的特征尺寸即可制作，则相应的控制电路面积也会增加，影响天线的可用口径；若采用较小的特征尺寸制作控制电路，则基于SPIN 二极管的可重构天线制造成本将急剧上升，造成资源和能源的浪费，严重制约了基于SPIN 二极管的可重构天线的发展。
[0004]目前，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取η型Poly-Si还是P型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取在阱区形成之后，通过再次对阱区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。
【发明内容】
[0005]为了克服现有技术的不足，本发明提供一种用微米级工艺制备具有多晶SiGe栅的纳米级PM0S控制电路的方法，以实现在不改变现有SPIN 二极管制造设备和增加成本的条件下制备出45?90nm的具有多晶SiGe栅的PM0S控制电路。
[0006]本发明解决其技术问题所采用的技术方案包括以下步骤:
[0007]第一步，在Si衬底上热氧化一层S1gl冲层，在S1 2缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
[0008]第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；
[0009]第三步，刻蚀Si衬底上部的SiN层和S1jl，然后在整个衬底表面依次生长S1 2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和S1jl ;
[0010]第四步，在N讲上热氧化生长4?12nm厚的3;102栅介质层，在该S1 2栅介质层上淀积一层120?150nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05?0.3，掺杂浓度>1020cm 3，作为栅极；
[0011]第五步，在Poly-SiGe上淀积生长一层厚度为30?40nm的SiN，作为栅极的保护层；
[0012]第六步，在SiN层上再淀积一层100?120nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；
[0013]第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口 ；
[0014]第八步，在整个Si衬底上淀积一层90?120nm厚的SiN介质层，覆盖整个表面；
[0015]第九步，刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN ;利用Poly-SiGe与SiN不同的刻蚀比刻蚀SiN表面的Poly-Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe，刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，形成栅极s，并在讲区上淀积一层4?8nm厚的Si02，形成栅极侧壁的保护层；
[0016]第十步，在N阱区进行p型离子注入，自对准生成PM0SFET的源区和漏区；
[0017]第^^一步，在PM0SFET的栅、源和漏区上光刻引线，构成PM0S控制电路。
[0018]所述的第七步中，窗口宽度取2?3.5 μm。
[0019]所述的第九步中，栅极长度取45?90nm。
[0020]本发明的有益效果是:
[0021]1.本发明由于利用了等离子刻蚀工艺中Poly-Si与SiN不同的刻蚀比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道45?90nm的PM0S控制电路；
[0022]2.由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本发明所提出的纳米级PM0S控制电路实现方法与现有的微米级Si集成电路工艺相兼容；
[0023]3.由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节pMOSFET的Poly-SiGe栅中Ge组分，实现pMOSFET阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
[0024]4.由于本发明所提出的工艺方法均可在现有的微米级Si集成电路工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米级Si集成电路工艺平台的制造能力大幅提尚;
[0025]5.由于本发明所提出的工艺方法可以实现导电沟道45?90nm的PM0S控制电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高，从而降低了集成电路单位面积的制造成本。
【附图说明】
[0026]图1是本发明工艺流程不意图；
[0027]图2是用本发明方法制备具有多晶SiGe栅的PM0S控制电路的过程示意图。
【具体实施方式】
[0028]下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。
[0029]本发明提供的制备具有多晶SiGe栅的纳米级PM0S控制电路的方法，按如下步骤顺序进行:
[0030]第一步.在Si衬底上热氧化一层Si02缓冲层，在该缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
[0031]第二步.在SiN层上光刻N讲，对N阱进行注入和推进，在Si衬底形成N阱；
[0032]第三步.刻蚀Si衬底上部的SiN层和S1jl，然后再在整个衬底表面生长一层S1gl冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和Si02层；
[0033]第四步.在N阱上热氧化生长4?12nm厚的S1jf介质层，再在该S1jf介质层上淀积一层120?150nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05?0.3，掺杂浓度>1020cm 3，作为栅极；
[0034]第五步.在Poly-SiGe上淀积生长一层厚度为30?40nm的SiN，作为栅极的保护层；
[0035]第六步.在SiN层上再淀积一层100?120nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；
[0036]第七步.在Poly-Si的区域中刻蚀出符合电路要求的窗口 ；
[0037]第八步.在整个Si衬底上淀积一层90?120nm厚的SiN介质层，覆盖整个表面；
[0038]第九步.刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN ;再利用Poly-SiGe与SiN不同的刻蚀比(11:1)刻蚀SiN表面的Poly-Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe，刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，形成栅极s，并在讲区上淀积一层4?8nm厚的Si02，形成栅极侧壁的保护层12 ；
[0039]第十步.在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；
[0040]第^^一步.在PMOSFET的栅、源和漏区上光刻引线，构成PM0S控制电路。
[0041]所述的在Poly-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2?3.5 μ m。
[0042]所述的Po 1 y-SiGe栅调节pMOSFET阈值电压的范围根据第四步Po 1 y-SiGe栅中Ge组分确定，通常调节幅度可以达到0.037?0.222V。
[0043]所述的栅极长度根据第八步淀积的SiN厚度确定，通常取45?90nm。
[0044]实施例1:在Si衬底上制备导电沟道为45nm的具有多晶SiGe栅的PM0S控制电路，具体步骤如下:
[0045]步骤1，淀积掩蔽层，如图2 (a)所示。
[0046](la)选取晶向为〈100〉、掺杂浓度为1015cm 3左右的p型Si衬底片1 ;
[0047](lb)在衬底上热氧化一层30nm厚的Si02缓冲层2 ；
[0048](lc)在S1gl冲层上用等离子增强化学汽相淀积PECVD的方法淀积100nm厚的SiN层3，用于阱区注入的掩蔽。
[0049]步骤2，形成阱区，如图2 (b)所示。
[0050](2a)在SiN层3上按照相间顺序分别光刻N阱区域4 ;
[0051](2b)在N阱区域注入硼形成η型区域，在Ν阱区表面热氧化生成Si02，同时进行N阱推进，在衬底1上形成N阱4;
[0052](2c)在温度为800°C的N2气氛下，将N阱继续推进到3 μ m深。
[0053]步骤3，形成隔离区，如图2(c)所示。
[0054](3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和S1jl ;
[0055](3b)在整个衬底表面热氧化一层20nm厚的Si02缓冲层；
[0056](3c)在Si02缓冲层上用PECVD的方法淀积生长一层约为llOnm厚的SiN层，并在该SiN层上光刻场隔离区；
[0057](3d)在隔离区局部热氧化形成0.3 μπι的场区隔离5，将Ν阱之间进行隔离；
[0058](3e)湿法刻蚀掉N阱4表面的SiN和S1jl。
[0059]步骤4，淀积Poly-Si并刻蚀窗口，如图2 (d)所示。
[0060](4a)在N讲4表面热氧化生长4nm厚的S1；J|介质层6 ；
[0061 ] (4b)在S1jf介质层6上应用超高真空化学气相淀积UHVCVD的方法淀积120nm厚的P型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.05，掺杂浓度>102°cm 3;
[0062](4c)在Poly-SiGe上应用PECVD的方法淀积生长30nm厚的SiN层8，作为栅极的保护层；
[0063](4d)在SiN层上再应用PECVD的方法淀积100nm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
[0064](4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口 10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2 μπι。
[0065]步骤5，淀积SiN介质，如图2 (e)所示。
[0066]在整个Si衬底上应用PECVD的方法淀积一层90nm厚的SiN介质层11，覆盖整个表面。
[0067]步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。
[0068](6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Poly-Si侧壁的SiN ;
[0069](6b)利用Poly-Si和SiN不同的刻蚀比(11:1)，将SiN表面的Poly-Si全部刻蚀掉；
[0070](6c)刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe ;
[0071](6d)利用Poly-SiGe与SiN不同的刻蚀比(11:1)，刻蚀SiN侧壁保护区域以外的Poly-SiGe,形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取45nm ；
[0072](