半导体结构的形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别是涉及一种半导体结构的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的快速发展，半导体器件的技术节点在不断减小，器件的 几何尺寸也遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件 接近物理极限所带来的各种问题相继出现。在半导体器件制造领域，最具挑战性的难题是 如何解决器件可靠性下降的问题，这种现象主要是由传统栅介质层厚度不断减小所造成 的。现有技术提供的方法以高k栅介质材料代替传统的栅介质材料，同时采用金属栅极替 代多晶硅栅极，可以有效提高半导体器件的可靠性，优化电学性能。
[0003] 现有技术提供了一种具有金属栅极的半导体器件制造方法，包括：提供半导体衬 底，在所述衬底上形成有高k栅介质层和替代栅，所述替代栅位于所述高k栅介质层表面； 形成覆盖所述高k栅介质层和替代栅的层间介质层；以所述替代栅为停止层，对所述层间 介质层进行化学机械抛光；去除所述替代栅，形成沟槽；在所述沟槽中填充满金属，形成金 属栅极。
[0004] 尽管高k栅介质材料以及金属栅极的引入能够改善半导体器件的电学性能，但是 在实际应用中发现，由于器件几何尺寸的不断缩小，造成半导体器件的金属栅极形成工艺 难以稳定控制，反而会导致器件可靠性下降。
【发明内容】
[0005] 本发明解决的问题是提供一种半导体结构的形成方法，以解决现有技术难以稳定 控制工艺造成的半导体器件可靠性下降的问题。
[0006] 本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面形成有栅 介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所述 替代栅表面齐平；去除部分高度的替代栅，形成第一沟槽；对所述层间介质层顶角区域进 行离子注入，形成改性区；去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽顶 部尺寸大于底部尺寸；形成填充满所述第二沟槽的金属栅极。
[0007] 可选的，所述栅介质层为高k值材料，厚度为丨5,\~50A。
[0008] 可选的，所述替代栅的厚度范围为400/\~800/\。
[0009] 可选的，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
[0010] 可选的，所述离子注入方法的离子种类为N、P、As、F或C，所述离子注入方向与垂 直衬底方向成5度~45度锐角。
[0011] 可选的，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质 层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
[0012] 可选的，所述类直角三角形具有内凹或者外凸的斜边。
[0013] 可选的，所述改性区高度范围为50 i~200 A。
[0014] 可选的，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。所述栅 介质层为高k值材料，厚度为15A~50A:。
[0015] 本发明还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面形成有 栅介质层、替代栅和层间介质层，所述替代栅位于所述栅介质层表面，所述层间介质层与所 述替代栅表面齐平；去除部分高度的替代栅，形成第一沟槽；对所述层间介质层顶角区域 进行离子注入，形成改性区；去除所述改性区和剩余替代栅，形成第二沟槽，所述第二沟槽 顶部尺寸大于底部尺寸；去除所述栅介质层，形成第三沟槽，所述第三沟槽顶部尺寸大于底 部尺寸；形成覆盖第三沟槽和层间介质层的高k介质层，得到第四沟槽；形成填充满所述第 四沟槽的金属栅极。
[0016] 可选的，所述栅介质层为氧化硅或者氮氧化硅。
[0017] 可选的，所述替代栅的厚度范围为400A~800A。
[0018] 可选的，所述去除部分高度的替代栅的方法为干法刻蚀或者湿法刻蚀。
[0019] 可选的，所述离子注入方法的离子种类为N、P、As、F或C，所述离子注入方向与垂 直衬底方向成5度~45度锐角。
[0020] 可选的，所述改性区剖面为直角三角形或者类直角三角形，形成于所述层间介质 层内部，位于所述层间介质层顶角区域，紧邻所述第一沟槽侧边。
[0021] 可选的，所述类直角三角形具有内凹或者外凸的斜边。
[0022] 可选的，所述改性区高度范围为50 it~200
[0023] 可选的，去除所述改性区和剩余替代栅的方法为干法刻蚀或者湿法刻蚀。
[0024] 可选的，去除所述栅介质层采用氢氟酸溶液。
[0025] 可选的，所述高k介质层的厚度为15A~50/\。
[0026] 与现有技术相比，本发明技术方案具有以下优点：
[0027] 本实施例通过改性区得到了顶部尺寸大于底部尺寸的所述第二沟槽，在形成填充 满所述第二沟槽的金属栅极时，避免在金属栅极内部形成空隙，提高金属栅极有效体积，降 低金属栅极的电阻率，从而提高半导体器件的可靠性。
[0028] 进一步地，在另一实施例中，对层间介质层顶角区域进行改性采用离子注入的方 法，使得改性后的层间介质层材料相对于未改性部分有较高的刻蚀选择比，刻蚀工艺的可 控性更高。
[0029] 进一步地，在另一实施例中，在去除部分高度的替代栅形成第一沟槽之后，采用离 子注入方法形成改性区，所述离子注入的方向与垂直衬底方向成5度~45度锐角，使所述 层间介质层顶角区域的顶面及侧面同时接受离子注入，形成了三角形改性区，所述改性区 剖面形状利于形成顶部尺寸大于底部尺寸的第二沟槽。
【附图说明】
[0030] 图1至图7为本发明一实施例的半导体结构形成方法中的结构示意图；
[0031] 图8至图16为本发明另一实施例的半导体结构形成方法中的结构示意图。
【具体实施方式】
[0032] 由【背景技术】可知，现有工艺技术形成的半导体器件存在可靠性低的问题。为此，对 所述半导体器件及其形成工艺进行研究，发现在进行金属填充形成金属栅极时，易在栅极 中形成空隙。该空隙造成了金属栅极的有效体积降低，导致了栅极电阻值变高；而该空隙的 存在也使得器件整体力学性能变差。这两点都会导致半导体器件可靠性的降低。
[0033] 经进一步分析研究发现，所述空隙的形成原因如下：在现有技术中，替代栅极的侧 边与衬底表面垂直；去除替代栅极后，形成的沟槽侧边也与衬底表面垂直，沟槽顶部尺寸和 沟槽底部尺寸相同。金属填充工艺采用了物理气相沉积，该方法在沟槽顶部沉积速率快，越 接近沟槽底部沉积速率越慢；随着金属薄膜沉积厚度的不断增加，沟槽顶部两侧薄膜最先 相接触从而形成封口，使得后续的金属无法继续填充入沟槽内部，形成了所述的空隙。随着 沟槽尺寸的减小，对沟槽进行金属填充将越来越困难，形成空隙的几率也越来越高。
[0034] 为解决上述问题，本发明提供一种半导体器件的形成方法，为使本方法的上述目 的、特征和优点能够更为明显易懂，下面结合附图对本方法的【具体实施方式】做详细的说明。
[0035] 参考图1，提供衬底100,所述衬底表面形成有栅介质层101、替代栅102和层间介 质层103,所述替代栅102位于所述栅介质层101表面，所述层间介质层103与所述替代栅 102表面齐平。
[0036] 所述半导体衬底100为硅衬底、锗衬底或者绝缘体上硅（SOI)衬底。
[0037] 所述栅介质层101材料为高k材料，所述高k材料为氧化铪、氮氧化铪、氧化锆或 者氮氧化锆，沉积所述栅介质层101材料采用金属有机气相沉积法（M0CVD)、分子束外延法 (MBE)、化学气相沉积法（CVD)、物理气相沉积法（PVD)或者原子层沉积法（ALD)。
[0038] 所述栅介质层101的厚度范围是isA-SQl，作为一实施例，所述栅介质层101