半导体器件及其制造方法

文档序号:9617539阅读:546来源:国知局
半导体器件及其制造方法
【技术领域】
[0001]实施例涉及一种半导体器件及其制造方法。
【背景技术】
[0002]存在一种包括存储单元区域和逻辑电路区域的半导体器件。多个存储单元被布置在存储单元区域中,并且这些存储单元的每一个包括存储电容器和晶体管。逻辑电路区域包括逻辑电路、用于减少逻辑电路中的信号噪声的晶体管、平滑电容器。例如,逻辑电路区域有时包括用于时间常数的电容器,其在产生电动势(electromotive force)之后晶体管被驱动时被使用。平滑电容器的面积大于存储电容器的面积。
[0003]作为平滑电容器的结构,存在堆叠结构和平面结构。堆叠结构优于平面结构的方面在于堆叠结构抑制面积增加。在堆叠结构中,平滑电容器底电极的下表面与下部插塞接触。
[0004]然而,堆叠结构的平滑电容器具有的缺点在于容易发生泄漏电流。
[0005]专利文献1:第2002-94022号日本特开专利公开
[0006]专利文献2 ??第2008-205114号日本特开专利公开
[0007]专利文献3:第2010-10603号日本特开专利公开

【发明内容】

[0008]实施例的目的是提供一种能够抑制平滑电容器的泄漏电流(leakage current)的半导体器件及其制造方法。
[0009]根据实施例的一方案,一种半导体器件包括:半导体衬底;基底,位于半导体衬底上方;第一导电插塞,位于基底中;存储单元区域,位于基底中;以及逻辑电路区域,连接至存储单元区域,逻辑电路包括第一电容器。第一电容器包括:第一底电极,第一底电极的下表面的一部分与第一导电插塞接触;第一绝缘膜,位于第一底电极上;以及第一顶电极,位于第一绝缘膜上。第一顶电极在平面图中与第一导电插塞间隔开。
[0010]根据实施例的另一方案,一种半导体器件的制造方法,包括:在半导体衬底上方形成包括存储单元区域和逻辑电路区域的基底;在基底的逻辑电路区域中形成第一导电插塞;以及在逻辑电路区域中形成第一电容器。第一电容器的形成包括:形成第一底电极,第一底电极的下表面的一部分与第一导电插塞接触;在第一底电极上形成第一绝缘膜;以及在第一绝缘膜上形成第一顶电极,第一顶电极在平面图中与第一导电插塞间隔开。
[0011]采用本公开的技术方案,能够抑制平滑电容器的泄漏电流。
【附图说明】
[0012]图1为示出根据第一实施例的半导体器件的构造的框图;
[0013]图2A为示出根据第一实施例的半导体器件的构造的平面图;
[0014]图2B为示出根据第一实施例的半导体器件的构造的横截面图;
[0015]图3A至图31为示出根据第一实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0016]图4A为示出根据第二实施例的半导体器件的构造的平面图;
[0017]图4B为示出根据第二实施例的半导体器件的构造的横截面图;
[0018]图5A至图5J为示出根据第二实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0019]图6为示出第三实施例中的、存储单元区域的构造的图;
[0020]图7A为示出根据第三实施例的半导体器件的构造的平面图;
[0021]图7B为示出根据第三实施例的半导体器件的构造的横截面图;
[0022]图8A至图8K为示出根据第三实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0023]图9A为示出根据第四实施例的半导体器件的构造的平面图;
[0024]图9B为示出根据第四实施例的半导体器件的构造的横截面图;
[0025]图10A至图10F为示出根据第四实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0026]图11A为示出根据第五实施例的半导体器件的构造的平面图;
[0027]图11B为示出根据第五实施例的半导体器件的构造的横截面图;
[0028]图12A至图12F为示出根据第五实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0029]图13A为示出根据第六实施例的半导体器件的构造的平面图;
[0030]图13B为示出根据第六实施例的半导体器件的构造的横截面图;
[0031]图14A至图14F为示出根据第六实施例的半导体器件的制造方法的多个工艺流程的横截面图;
[0032]图15为示出底电极的结构的示例的横截面图;
[0033]图16A至图16C为示出形成底电极的方法的多个工艺流程的横截面图;以及
[0034]图17A至图17C为示出底电极的应用的示例的横截面图。
【具体实施方式】
[0035]发明人努力研究来寻找现有技术中在堆叠电容器中容易发生泄漏电流的原因。结果发现,由于底电极的下表面不仅与下部插塞接触而且还与下部插塞附近的基底膜(例如绝缘膜)接触,因而在从下部插塞的上表面生长的部分与从基底膜的上表面生长的部分之间的结晶度存在差异。这是因为底电极是通过晶体生长方法形成的,并且在生长的初始阶段的成核条件存在很大的差异。另外,虽然在形成底电极之前在下部插塞和基底膜上进行平坦化工艺,然而仍然难以完全排除因材料的差异而引起的下部插塞与基底膜之间的台阶差(st印difference) 0也存在由台阶差引起的结晶度差异。由于电容器的电容器绝缘膜通过晶体生长方法被形成在底电极上,因而结晶度的差异也被引入到电容器绝缘膜中,尤其是,结晶度的差异在结晶化退火之后非常大。由此发现,由于电容器绝缘膜包括一些结晶度不同的部件,因而泄漏电流容易流过这些部件之间的接口。因此,发明人更努力地研究以抑制漏电流,结果是,发明人设计了以下实施例。
[0036]在下文中,将参考附图具体描述实施例。
[0037](第一实施例)
[0038]首先,将描述第一实施例。第一实施例是铁电存储器的示例。图1为示出根据第一实施例的半导体器件的构造的框图。图2A和图2B为分别示出根据第一实施例的半导体器件的构造的平面图和横截面图。图2A为平面图,而图2B为沿图2A的线1-Ι截取的横截面图。
[0039]如图1所示,存储单元区域2和逻辑电路区域3被布置在根据第一实施例的半导体器件1中。逻辑电路区域3被连接至存储单元区域2并包括平滑电容器。
[0040]在第一实施例中,如图2A和图2B所示,平滑电容器161包括:底电极101,位于基底100 (例如层间绝缘膜)上;电容器绝缘膜102,位于底电极101上;以及顶电极103,位于电容器绝缘膜102上。导电插塞104被形成在基底100中,并且底电极101的下表面的一部分与导电插塞104接触。除电容器绝缘膜102和顶电极103之外,包括位于导电插塞104正上方的一部分的伪电容器绝缘膜1152和伪顶电极1153也被形成在底电极101上。顶电极103通过凹槽110与伪顶电极1153电绝缘,并且电容器绝缘膜102通过凹槽110与伪电容器绝缘膜1152分离开。即,在平面图中,顶电极103与导电插塞104间隔开,并且伪电容器绝缘膜1152和伪顶电极1153被形成在底电极101的与导电插塞104接触的一部分的正上方。
[0041]硬掩模106被形成在顶电极103上,并且伪硬掩模1106被形成在伪顶电极1153上。硬掩模106通过凹槽110与伪硬掩模1106分离开。虽然凹槽110抵达底电极101的内部,然而,底电极101位于伪电容器绝缘膜1152下的一部分和底电极101位于电容器绝缘膜102下的一部分彼此连接。覆盖平滑电容器161、硬掩模106、伪硬掩模1106等的层间绝缘膜107被形成在基底100上方,并且与顶电极103接触的导电插塞105被形成在层间绝缘膜107和硬掩模106中。在图2A中,层间绝缘膜107在图示中被省略。
[0042]在平滑电容器161中,如后文具体描述的,虽然在导电插塞104正上方以及导电插塞104附近,存在由于基底100和导电插塞104之间的材料差异引起的电容器绝缘膜102和伪电容器绝缘膜1152形成期间发生的异质区域160,然而在与其间隔开的部分并不存在异质区域。S卩,异质区域160存在于位于底电极101与伪顶电极1153之间的伪电容器绝缘膜1152中,而在于位于底电极101与顶电极103之间的电容器绝缘膜102中并不存在异质区域。顶电极103与伪顶电极1153电绝缘。因此,即使电压被施加在顶电极103和底电极101之间,在作为路径的异质区域160中的泄露电流不流动。因此,可以抑制现有技术中在堆叠电容器(诸如平滑电容器)中发生的泄漏电流。
[0043]如果凹槽110将顶电极103与位于异质区域160上的伪顶电极1153电绝缘,则电容器绝缘膜102不需要通过凹槽110与伪电容器绝缘膜1152分离开。
[0044]接下来,将描述根据第一实施例的半导体器件的制造方法。图3A至图31为示出根据第一实施例的半导体器件的制造方法的多个工艺过程的横截面图。
[0045]首先,如图3A所示,例如通过化学气相沉积(CVD)方法在半导体衬底上方形成基底100 (例如层间绝缘膜)。基底100的厚度例如为大约500nm。例如硼磷硅玻璃(BPSG)和磷硅酸玻璃(PSG)被举例作为基底100的材料。可以通过高密度等离子体(HDP)CVD方法形成氧化硅膜,并且可以使用正硅酸乙酯(TE0S)和03形成氧化硅膜。然后,通过使用CF4系列气体、C2F6系列气体或C4FS系列气体进行蚀刻在基底100中形成接触孔,并且在接触孔中形成导电插塞104。可以通过例如CVD方法等通过在接触孔中掩埋金属膜(例如钨膜)形成导电插塞104。
[0046]之后,如图3B所不,形成导电膜151使得导电膜151的下表面的一部分与导电插塞104接触。导电膜151的厚度例如为大约lOOnm。钛(Ti)、氮化钛(TiN)、氮化钛铝(TiAIN)、氧化铱(IrO)、铱(Ir)以及铂(Pt)被举例作为导电膜151的材料。可以通过例如溅射法形成导电膜151。导电膜151包括基于导电插塞104与基底100之间的材料差异而结晶度不一致的区域。
[0047]随后,如图3C所示,在导电膜151上形成诸如锆钛酸铅(PZT)膜等铁电膜152。铁电膜152的厚度处于例如大约5nm至lOOnm的范围。可以通过例如派射法或金属有机化学气相沉积(M0CVD)方法形成铁电膜152。然后,通过处于预定温度范围的退火工艺使得铁电膜152的晶体结构成为层状钙钛矿结构。作为退火工艺的示例,在氧气气氛中在常压下加热半导体衬底。铁电膜152包括基于导电插塞104与基底100之间的材料差异的异质区域160。异质区域160存在于导电插塞104正上方以及导电插塞104附近。
[0048]之后,如图3D所示,在铁电膜152上形成导电膜153。氧化铱膜等被形成为导电膜153。
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