射频ldmos器件的制作方法
【技术领域】
[0001]本发明涉及半导体集成电路领域，特别涉及一种射频LDM0S器件。
【背景技术】
[0002]射频LDMOS (Rad1 Frequency Laterally Diffused Metal OxideSemiconductor，射频横向双扩散金属氧化物半导体)是被广泛应用在广电发射基站、移动发射基站、雷达等的具有高增益、高线性、高耐压、高输出功率的射频功率器件。常见的射频RFLDM0S器件如图1所示，包括如下结构:源极7、漏极5、栅极11、沟道3及法拉第屏蔽环10等。器件位于在重掺杂的基板1的生长的外延层2中，漏端有一个较长的漂移区4以得到所需的击穿电压，沟道3由自对准栅极11源端边缘的P型离子注入，并通过长时间高温推进形成，其引出端6与源极7同侧，器件的源极7和沟道3要连接到重掺杂的基板1上。法拉第屏蔽环10由在漏端加一层薄介质和金属板组成，金属板每间隔25?30 μπι会有一个引出端跨过栅极到达源极，通过源极的接触孔与金属层9相连而后接地，其作用是利用场板效应，降低尖峰电场，增加击穿电压，提高HCI (热载流子注入)可靠性，降低密勒电容Cgdo
[0003]对于射频器件来说，往往需要较低的电阻和较低的电容来加快器件的反应速度。工作频率越快，要求电阻和电容就越低。由于法拉第屏蔽环跨过栅极的引出端的电阻较大，影响了器件的反应速度，导致器件线性度很难通过。而如果期望通过增加法拉第屏蔽环引出端的个数来降低法拉第屏蔽环的电阻，会导致源极的电流不均匀，影响器件的可靠性。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种射频LDM0S器件，其具有较低的法拉第屏蔽环电阻。
[0005]为解决上述问题，本发明所述的射频LDM0S器件，包含:
[0006]—位于重掺杂衬底之上的轻掺杂的外延层；
[0007]在轻掺杂外延层中，具有LDM0S器件的漂移区及沟道区，漂移区及沟道区交界处的外延层表面具有栅氧化层及多晶硅栅极；
[0008]所述漂移区中还含有LDM0S器件的漏区，通过接触孔引出形成漏极；
[0009]所述沟道区中还含有沟道引出区与源区，沟道引出区与源区短接，并通过接触孔引出；
[0010]所述多晶硅栅极之上覆盖有金属硅化物，金属硅化物之上覆盖法拉第屏蔽环；
[0011]所述沟道引出区一侧还具有电下沉通道，所述电下沉通道底部连接到重掺杂衬底；
[0012]所述法拉第屏蔽环呈Z字型，半覆盖在多晶硅栅极上方的金属硅化物上，其下端覆盖靠近多晶硅栅极的漂移区，且法拉第屏蔽环与外延层及多晶硅栅极、金属硅化物之间间隔有氧化层；
[0013]法拉第屏蔽环通过接触孔引出到第一金属层，所述第一金属层还从跨过法拉第屏蔽层上方，与沟道引出区的接触孔及电下沉通道连接；
[0014]所述漏极通过接触孔连接到第二金属层。
[0015]进一步地，所述的法拉第屏蔽环，在多晶硅栅极栅宽的方向上，是每隔4?20 μπι的间距设置接触孔和金属引出端，通过该金属引出端与源极通过金属层连接。
[0016]进一步地，所述法拉第屏蔽环的接触孔间距，是根据射频LDM0S器件的性能要求来确定，由寄生电阻、源漏间寄生电容的要求选择合适的间距。
[0017]进一步地，所述第一金属层与第二金属层之间的间距以及法拉第屏蔽环接触孔与漏极接触孔之间的间距能共同影响射频LDM0S器件的源漏电容，根据器件的需要进行调整。
[0018]进一步地，所述法拉第屏蔽环在栅长方向上覆盖金属娃化物至少0.1 μπι，最多覆盖至空余0.1 μπι。
[0019]本发明改变了法拉第屏蔽环的引出方式，将传统的法拉第屏蔽环跨过栅极后由接触孔引到金属层，改为去掉了法拉第屏蔽环跨过栅极靠近源区的金属段，从法拉第屏蔽环靠漏端的金属直接向上由接触孔连接到跨过栅极的金属层上，降低了法拉第屏蔽环整体的电阻，同时排布密度可以增加。
【附图说明】
[0020]图1是传统射频LDM0S器件的结构示意图；
[0021]图2是本发明射频LDM0S器件的结构示意图；
[0022]图3是本发明射频LDM0S器件的金属层版图。
[0023]附图标记说明
[0024]1是重掺杂衬底，2是外延，3是沟道区，4是漂移区，5是漏区，6是沟道引出区，7是源区，8是电下沉通道，9(1) ,9(2)是金属层，10是法拉第屏蔽环，11是多晶硅栅极，12是金属娃化物，13是氧化层，L、H1、Η2是间距。
【具体实施方式】
[0025]本发明射频LDM0S器件，是通过将电阻高的法拉第屏蔽环引出端替换为电阻低的金属层引出端来降低法拉第屏蔽环电阻，从而提高器件线性度的一种产品设计。
[0026]本发明所述的射频LDM0S器件，如图2所示，包含:
[0027]—位于重掺杂衬底1之上的轻掺杂的外延层2 ；
[0028]在轻掺杂外延层2中，具有LDM0S器件的漂移区4及沟道区3，漂移区4及沟道区3交界处的外延层表面具有栅氧化层及多晶硅栅极11 ;
[0029]所述漂移区4中还含有LDM0S器件的漏区5，通过接触孔引出形成漏极；
[0030]所述沟道区3中还含有沟道引出区6与源区7，沟道引出区6与源区7短接，并通过接触孔引出；
[0031]所述多晶硅栅极11之上覆盖有金属硅化物12，金属硅化物12之上覆盖法拉第屏蔽环10 ;所述法拉第屏蔽环在栅长方向上覆盖金属娃化物至少0.1 μm，最多覆盖至空余
0.1 μm，如图2中白色虚线框所示，为法拉第屏蔽环的覆盖范围。
[0032]所述沟道引出区6 —侧还具有电下沉通道(钨塞)8，所述电下沉通道8底部连接到重掺杂衬底1 ;
[0033]法拉第屏蔽环10通过接触孔引出到第一金属层9(1)，所述第一金属层9(1)还从跨过法拉第屏蔽层10上方，与沟道引出区6的接触孔及电下沉通道8连接；
[0034]所述法拉第屏蔽环10呈Z字型，覆盖在多晶硅栅极11上方的金属硅化物12上，其下端覆盖靠近多晶硅栅极的漂移区，且法拉第屏蔽环10与外延层2及多晶硅栅极11、金属硅化物12之间间隔有氧化层13 ;所述的法拉第屏蔽环10，在多晶硅栅极栅宽的方向上，每隔4?20 μ m的间距设置接触孔和金属引出端，通过该金属引出端与源极通过金属层连接，每隔4?20 μ m的间距设置能有效的消除对源极电流均匀性的影响。如图3所示，是本发明金属层结构的版图示意图，图中左边包括第一金属层9(1)，中间金属为法拉第屏蔽环引出，右边为漏极相接的第二金属层9 (2)。所述法拉第屏蔽环10的接触孔间距L，可以根据射频LDM0S器件的性能要求来确定，根据寄生电阻、源漏间寄生电容的要求选择合适的间距。因为跨过的金属可以同时引出源极，不会造成源极电流的不均匀。可以适当增加引出在栅宽方向的密度，如每隔10 μ m作一个引出端。
[0035]所述漏极通过接触孔连接到第二金属层9 (2)。
[0036]所述第一金属层9⑴与第二金属层9⑵之间的间距H1与接触孔之间的间距H2能共同影响射频LDM0S器件的源漏电容Cds，可以根据器件的需要进行调整。
[0037]本发明将法拉第屏蔽环的引出端替换为金属层引出端，金属层的方块电阻约为法拉第屏蔽环的0.07%，法拉第屏蔽环引出端的电阻约为70ohm，改用金属层作为引出端后的电阻约为0.05ohm,同时排布密度可以增加，这种方法能够极大的降低法拉第屏蔽环产生的电阻。虽然采用这种改进会增加0.2%的源极漏极电容(以每ΙΟμπι —个引出端计算)，但是对于器件来说基本可以忽略不计。
[0038]以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种射频LDMOS器件，包含: 一位于重掺杂衬底之上的轻掺杂的外延层； 在轻掺杂外延层中，具有LDMOS器件的漂移区及沟道区，漂移区及沟道区交界处的外延层表面具有栅氧化层及多晶硅栅极； 所述漂移区中还含有LDMOS器件的漏区，通过接触孔引出形成漏极； 所述沟道区中还含有沟道引出区与源区，沟道引出区与源区短接，并通过接触孔引出； 所述多晶硅栅极之上覆盖有金属硅化物，金属硅化物之上覆盖法拉第屏蔽环； 所述沟道引出区一侧还具有电下沉通道，所述电下沉通道底部连接到重掺杂衬底； 其特征在于: 所述法拉第屏蔽环呈Z字型，半覆盖在多晶硅栅极上方的金属硅化物上，其下端覆盖靠近多晶硅栅极的漂移区，且法拉第屏蔽环与外延层及多晶硅栅极、金属硅化物之间间隔有氧化层； 法拉第屏蔽环通过接触孔引出到第一金属层，所述第一金属层还从跨过法拉第屏蔽层上方，与沟道引出区的接触孔及电下沉通道连接； 所述漏极通过接触孔连接到第二金属层。2.如权利要求1所述的射频LDMOS器件，其特征在于:所述的法拉第屏蔽环，在多晶硅栅极栅宽的方向上，是每隔4?20 μ m的间距设置接触孔和金属引出端，通过该金属引出端与源极通过金属层连接。3.如权利要求2所述的射频LDMOS器件，其特征在于:所述法拉第屏蔽环的接触孔间距，是根据射频LDMOS器件的性能要求来确定，根据寄生电阻、源漏间寄生电容的要求选择合适的间距。4.如权利要求1所述的射频LDMOS器件，其特征在于:所述第一金属层与第二金属层之间的间距以及法拉第屏蔽环接触孔与漏极接触孔之间的间距能影响射频LDMOS器件的源漏电容，根据器件的需要进行调整。5.如权利要求1所述的射频LDMOS器件，其特征在于:所述法拉第屏蔽环在栅长方向上覆盖金属娃化物至少0.1 μ m，最多覆盖至空余0.1 μ m。
【专利摘要】本发明公开了一种射频LDMOS器件，包含：位于重掺杂衬底之上的轻掺杂的外延层；在轻掺杂外延层中，具有LDMOS器件的漂移区及沟道区，漂移区及沟道区交界处的外延层表面具有栅氧化层及多晶硅栅极；所述漂移区中还含有LDMOS器件的漏区；所述多晶硅栅极之上覆盖有金属硅化物，金属硅化物之上覆盖Z字型法拉第屏蔽环，半覆盖在多晶硅栅极上方的金属硅化物上，其下端覆盖靠近多晶硅栅极的漂移区；法拉第屏蔽环通过接触孔引出到第一金属层，所述第一金属层还从跨过法拉第屏蔽层上方，与沟道引出区的接触孔及电下沉通道连接；所述漏极通过接触孔连接到第二金属层。本发明变更了法拉第屏蔽环的引出方式，降低了法拉第屏蔽环的电阻。
【IPC分类】H01L29/78, H01L29/40
【公开号】CN105374879
【申请号】CN201510785579
【发明人】蔡莹, 周正良
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年3月2日
【申请日】2015年11月16日