在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层的制作方法
【专利说明】在MOS晶体管的IV族衬底上沉积的III-V沟道的高阻层
【背景技术】
[0001] 晶体管是通常作为能够选择性地关断电流的开关来使用的半导体器件。在金 属-氧化物-半导体（MO巧晶体管中，在该器件的导通状态期间想要使得电流从源极直接 经过沟道区域流动到漏极。然而，分流路径可能使得电流流动经过绕开沟道区域的其它路 径。运样的分流路径可能使得晶体管具有高泄漏，并且甚至有可能短路。
【附图说明】
[0002] 图Ia示出了根据本公开的一个或多个实施例的一种用于制造具有介于III-V沟 道层和IV族衬底之间的高阻层的集成电路的"沉积然后图案化"方法。
[0003] 图化示出了根据一个或多个实施例的一种用于制造具有介于III-V沟道层和IV 族衬底之间的高阻层的集成电路的"图案化然后沉积"方法。
[0004] 图2a-c示出了根据一个实施例的在实施图Ia的方法时形成的、包括一个高阻层 的示例结构，该高阻层是III-V宽带隙层。 阳0化]图3a-f示出了根据一个实施例的在实施图Ia的方法时形成的、包括一个高阻层 的示例结构，该高阻层已被转化成绝缘体层。
[0006] 图4a-f示出了根据一个实施例的在实施图化的方法时形成的、包括一个高阻层 的示例结构，该高阻层是III-V宽带隙层。
[0007] 图5a-i示出了根据一个实施例的在实施图化的方法时形成的、包括一个高阻层 的示例结构，该高阻层已被转化成绝缘体层。
[0008] 图6示出了利用根据本发明的一个实施例配置的一个或多个集成晶体管结构来 实现的计算系统。
[0009] 应当意识到，附图不一定是按比例绘制的，也不是想要将所要求保护的本公开局 限于所示出的特定配置。例如，虽然一些附图大致指示了直线、直角W及平滑表面，但考虑 到所使用的加工设备和加工技术在现实世界中的局限，集成电路结构的实际实现方式可W 具有不太完美的直线、直角，并且一些特征可W具有表面拓扑结构或者是W其它方式不平 滑的。简言之，提供附图只是为了示出示例结构。
【具体实施方式】
[0010] 公开了针对诸如金属-氧化物-半导体（MO巧晶体管的半导体器件使用介于 III-V沟道层和IV族衬底之间的高阻层的技术。高阻层可用于使得从源极到漏极的沿着除 了直接经过沟道的W外的路径的电流流动最小化（或消除）。在一些情况下，高阻层可W是 III-V宽带隙层。在一些运样的情况下，宽带隙层可具有大于1. 4电子伏特（eV)的带隙，并 且甚至可具有大于2.OeV的带隙。在其它情况下，通过例如氧化或氮化，可W将宽带隙层部 分地或完全地转化成绝缘体（或者至少转化成带隙更大的半导体）。作为结果的结构可W 与平面、罐式或纳米线/纳米管的晶体管架构一起使用，W帮助防止衬底泄漏的问题。根据 本公开，很多变型将是显而易见的。
[0011] 总体概沐
[0012] 如先前所解释的，晶体管应当能够关断电流，并且要避免分流路径。将III-V材 料沉积在IV族衬底（例如，娃衬底）上会创建运样的区域，其中来自III-V层的材料（或 III-V材料沉积过程的前体）扩散到衬底内，和/或来自衬底的材料扩散到III-V材料 层内。另外，在衬底八11-￥交界面附近的区域随着堆煤层错（stackingfaults)、位错 (dislocations)W及畴界（domainboundaries)而严重地素乱。运些缺陷可能会增大总体 导电率，或者为电流泄漏提供分流路径。对在金属-氧化物-半导体（MO巧晶体管中的沟 道层进行的渗杂必须小屯、控制，并保持低于阔值水平，W避免电流泄漏。在将III-V材料沉 积在IV族衬底上时，运些W及其它材料相容性问题可能造成不期望的分流路径，其中从源 极到漏极的电流流动沿着除了直接经过沟道W外的路径。
[0013] 因此，并且根据一个或多个实施例，提供了针对诸如MOS晶体管的半导体器件使 用介于III-V沟道层和IV族衬底之间的高阻层的技术。所述技术可用于将III-V沟道层 与所有下方层（underlyinglayer)电气隔离。注意，在本文中所用的"电气隔离"并不一定 是完全的或完整的电气隔罔。例如，在一些实施例中，局阻层可W对电流流动造成局电阻， 运在正常操作条件下会起到将沟道层在实质上与所有下方层电气隔离的作用。在一些实施 例中，高阻层可W是III-V宽带隙层（例如，具有大于1.4电子伏特（eV)的带隙），而在其 它实施例中，高阻层可W起初作为III-V宽带隙材料、但然后至少部分地被转化成绝缘体 材料。高阻层可W用于使得从源极到漏极的沿着除了直接经过沟道W外的路径的电流流动 最小化（或消除）。
[0014] III-V层（宽带隙层和沟道层）的沉积可W在对IV族衬底进行图案化之前或之后 执行。例如，在一些实施例中，所述层可W沉积在整个衬底上（或衬底的大部分上）W建立 衬底/宽带隙层/沟道层的原巧体化lank)，而在其它实施例中，如将依次讨论的，可W更加 有选择性地在形成于衬底中的沟槽（trench)内将III-V层沉积成堆叠。在将III-V层沉 积在衬底上之后，使用例如罐下氧化0JF0)过程，可W将宽带隙层转化成绝缘体。UFO过程 可W包括对III-V层堆叠进行掩模W覆盖并且保护沟道层，并且然后将沟道堆叠暴露于转 化气体（conversiongas),W引起对宽带隙层的例如氧化或氮化。如果宽带隙层未被转化 成绝缘体，则整个III-V层堆叠可能是有半导体特性的，并且可被用作沟道区域的一部分。 如果宽带隙层已被转化成绝缘体，则沟道堆叠将会具有一个将会保持半导体特性的有源顶 层（activetoplayer),而下面部分（lowersection)的一部分或全部可被转化成绝缘体 (取决于转化的完整性）。
[0015] 根据本公开将显而易见的是，作为结果的沟道堆叠可被用于一个或多个n沟道半 导体器件（例如，对于n-MO巧。在一些实施例中，作为结果的结构（包括JII-V多层沟道 堆叠，或具有在至少部分转化的绝缘体层上的III-V沟道层的沟道堆叠）可W与平面的、罐 式的、或纳米线/纳米带的晶体管架构一起使用。如将在下文更详细地描述的，也可将所述 结构与P沟道扩散区域集成（例如，对于P-M0S)，诸如通过对III-V层堆叠进行掩模、并且 将适当的材料（例如，娃、错或IV族材料的合金）沉积在已经形成的III-V层堆叠之间的 空间中。
[0016] 根据本公开将会显而易见的是，沟道层可W包括具有等于或小于1. 4eV的带隙 的高电载流子迁移率材料（hi曲electricalcarriermobilitymaterial),例如錬化铜 (In訊）、神化铜嫁（InGaAs)、神化嫁（GaAs)、神化铜（InAs)，或者其它适当的III-V材料。 根据本公开将会显而易见的是，高阻层可被选取为具有大于1.4eV(并且在一些情况下，大 于2.OeV)的带隙，并且可包括例如下列材料：神化铜侣（InAlAs)、憐化铜侣（InAlP)、憐化 侣（AlP)、錬化侣（AlSb)、神化侣（AlAs)、憐化铜嫁（GaInP)、憐化铜（InP)、憐化嫁（GaP), 或其它适当的III-V材料。在一些实施例中，可W基于沟道层材料选择宽带隙层材料（或 者反之亦然），W确保在两个III-V层之间的带隙差为例如至少0. 4电子伏特。
[0017] 针对III-V层选择的厚度可W基于多种不同的考量，例如：所选取的材料，提供给 沟道层的电隔离的期望的量，制造考量（例如，成本）和环境考量（例如，毒性），化及宽带 隙层是否将被转化成绝缘体，只是举出少数几个示例考量。在一些实施例中，根据本公开将 会显而易见的是，III-V层的厚度可W小于7500A、5000A、2500A巧1500A厚，或 者小于其它的某个适当的量。在一些实施例中，III-V层可W每个均具有单一成分，其中在 每个层的沉积物之间存在睹然改变。而在其它实施例中，III-V材料的沉积物可W包括从宽 带隙层材料到沟道层材料的分级的（graded)、阶梯的或过渡的沉积物。在一些实施例中，对 材料和成分梯度进行的选择能够将位错和堆煤层错的密度降低到每平方厘米1E6位错（或 更少）。因此，根据本公开将会显而易见的是，用于III-V沟道的多层方法可W提供更高质 量的薄膜。
[0018] 在进行分析（例如，成分映射）时，根据一个或多个实施例配置的结构将会有效地 示出在III-V沟道层材料和IV族衬底材料之间夹着的高阻层材料。在一些实施例中，其 它层（例如，在衬底/III-V层交界面处的高度缺陷层）可W是显而易见的。对与半导体 器件的栅极线或沟道区域垂直的截面进行的扫描电子显微镜（SEM)分析、透射电子显微镜 (TEM)分析和/或能量色散X射线巧D讶分析，可W用于测量该器件的层的成分。带隙是成 分的直接结果。因此，根据本发明的实施例配置的半导体器件的每个层的带隙，可W基于例 如该层的成分来确定。在一些实施例中，高阻层的成分可W是具有被确定为比III-V沟道 材料更大的带隙的III-V宽带隙材料。在其它实施例中，高阻层的成分可W是被部分地或 完全地转化成绝缘体材料的III-V宽带隙材料。
[0019] 根据本发明的一个实施例配置的晶体管结构提供了对常规结构的改进，至少关于 在源极区域和漏极区域之间的经过除了直接经过沟道W外的路径的电流流动的较高电阻。 任何数量的对高性能晶体管有需要的半导体器件或电路，均会得益于使用介于III-V沟道 层和IV族衬底之间的高阻层。在本文中W各种方式描述的技术，与现有技术相比，可