一种基于图形化绝缘体上硅衬底的cmos器件结构及制备方法
【技术领域】
[0001]本发明属于半导体制造领域，特别是涉及一种基于图形化绝缘体上硅衬底的CMOS器件结构及制备方法。
【背景技术】
[0002]SOI (Silicon-On-1nsulator，绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，S0I材料具有了体硅所无法比拟的优点:可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此，S0I逐渐成为了深亚微米的低压、低功耗集成电路的主流技术。
[0003]开始采用S0I材料做基板时，芯片制造商在生产过程中仍然能够继续使用传统的制造工艺和设备。事实证明，S0I完全能够满足主流M0SFET(金属氧化物半导体场效应晶体管)的性能需求。对CMOS(互补金属氧化物半导体)器件的性能改善、漏电流减小以及功耗减少等都会产生极大的促进作用，特别适合于低电压器件结构等。
[0004]除了 CMOS器件，S0I还可用来制造技术领先的微电子机械系统(MEMS)，MEMS可用于传感器以及微光电技术电路等。此外，也可以利用S0I增强BiCMOS、功率器件和高压器件的性能，另外还能够改善在高温环境或者曝光在电离辐射环境下的集成电路的性能。
[0005]S0I晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计:由于晶体管之间是互相隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。S0I的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路(VLSI)芯片。
[0006]同时，集成电路制造商利用S0I还能够生产出在待机和操作模式下功耗更低的CMOS电路。由于此结构中绝缘层把活动硅膜层与体型衬底硅基板分隔开来，因此大面积的p-n结将被介电隔离(dielectric isolat1n)取代。源极和漏极(drain reg1ns)向下延伸至氧化埋层(buried oxide BOX)，有效减少了漏电流和结电容。其结果必然是大幅度提高了芯片的运行速度，拓宽了器件工作的温度范围。S0I器件还具有极小的结面积，因此具有良好的抗软失效、瞬时辐照和单粒子U粒子)翻转能力。
[0007]相对于体硅材料器件来说，S0I的寄生电容、源漏耦合、抗辐照等相关性能都有显著的提高，然而由于一般的S0I器件的有源区顶层硅与绝缘层接触，对器件造成了以下影响:
[0008]第一，源漏与衬底之间存在一定的寄生电容，影响器件速度；
[0009]第二，源漏之间通过底层BOX耦合，在较小尺寸的器件中易产生短沟道效应；
[0010]第三，沟道下方绝缘层中的缺陷会对沟道载流子造成散射，影响载流子的迀移率;
[0011]第四，高能粒子入射后，将在BOX绝缘层中激发电子-空穴对，影响器件的抗辐照性能。基于以上所述，提供一种具有较高可靠性的SOI衬底上的CMOS器件结构实属必要。
【发明内容】
[0012]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于图形化绝缘体上硅衬底的CMOS器件结构及制备方法，用于进一步提高传统SOI衬底上制作CMOS器件的可靠性。
[0013]为实现上述目的及其他相关目的，本发明提供一种基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，包括步骤:步骤1)，制作图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层；步骤2)，于所述图形化绝缘体上硅衬底上制作CMOS器件，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
[0014]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1)包括:步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层；步骤1-2)，对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面；步骤1-3)，于所述第一绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口，基于所述刻蚀窗口刻蚀所述第一绝缘层，形成直至所述第一硅衬底的凹槽；步骤1-4)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层，并键合所述第二绝缘层及所述第一绝缘层；步骤1-5)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层相接的部分作为图形化绝缘体上硅衬底材料的硅顶层；步骤1-6)，进行高温退火，以加强所述第二绝缘层及所述第一绝缘层的键合强度。
[0015]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层，所述第一绝缘层的厚度为不小于5nm。
[0016]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-2)中，所述剥离离子为Η离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20?2000nm。
[0017]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-5)中，退火工艺的气氛为N2气氛退火工艺的温度范围为400?500°C，以使所述第一硅衬底从剥离界面处剥离。
[0018]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-5)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
[0019]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤2)包括:
[0020]步骤2-1)，于PM0S器件区域及NM0S器件区域之间制作隔离结构；
[0021]步骤2-2)，于对应于所述凹槽的顶层硅表面制作栅极结构；
[0022]步骤2-3)，于PM0S器件区域的沟道两侧的顶层硅制作P型源区及P型漏区，于NM0S器件区域的沟道两侧的顶层硅制作N型源区及N型漏区。
[0023]本发明还提供一种基于图形化绝缘体上硅衬底的CMOS器件结构，包括:图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层；CMOS器件，制作于所述图形化绝缘体上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
[0024]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的一种优选方案，所述绝缘层为二氧化硅层，所述绝缘层的厚度为不小于10nm。
[0025]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的一种优选方案，所述顶层硅的厚度范围为20?2000nm。
[0026]作为本发明的基于图形化绝缘体上硅衬底的CMOS器件结构的一种优选方案，所述CMOS器件包括:隔离结构，制作于PM0S器件区域及NM0S器件区域之间；栅极结构，制作于对应于所述凹槽的顶层硅表面；P型源区及P型漏区，制作于PM0S器件区域的沟道两侧的顶层硅中；以及N型源区及N型漏区，制作于NM0S器件区域的沟道两侧的顶层硅