一种半导体器件的制造方法和电子装置的制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装 置。
【背景技术】
[0002] 在半导体技术领域中，包括NAND型闪存的半导体器件具有着广阔的应用前景。然 而，随着集成电路（1C)特征尺寸的不断减小，控制栅的隔离和位于控制栅上的控制栅金属 硅化物（例如NiPt硅化物）的制备成为了NAND型闪存面临的两个重大挑战。
[0003] 如图1A至图1C所示，现有的一种半导体器件的制造方法主要包括如下步骤：
[0004] 步骤E1:提供包括半导体衬底100、位于半导体衬底100上的控制栅101和控制栅 侧壁层102的前端器件，在所述半导体衬底上形成层间介电层103,如图1A所示。
[0005] 其中，形成层间介电层103的方法包括：通过FCVD或PETE0S在半导体衬底100上 形成介电材料层，然后通过CMP去除介电材料层高于控制栅101的部分以形成层间介电层 103。
[0006] 步骤E2:通过干蚀刻和SiCoNi刻蚀法对层间介电层103和控制栅侧壁层102进 行刻蚀以暴露出控制栅101的一部分，如图1B所示。
[0007] 步骤E3:在控制栅101上沉积金属，执行第一退火以形成第一金属硅化物，去除未 反应的金属，执行第二退火以形成控制栅金属硅化物104,如图1C所示。
[0008] 其中，控制栅金属硅化物104通过第二退火由第一金属硅化物转化而来。
[0009] 由于干蚀刻和SiCoNi刻蚀法会导致控制栅101被暴露出的部分的顶端的损失大 于底端（如图1B所示），而且暴露出的控制栅因形成金属硅化物，使整体体积增大，因此，形 成的控制栅金属娃化物104往往会产生"大底端"问题（bigbottomissue),如图1C所示。 其中，图1C'为采用上述方法形成的半导体器件的SEM图，显然，控制栅金属硅化物104具 有"大底端"问题。
[0010] 由此可见，现有的半导体器件的制造方法存在着难以保证形成的控制栅金属硅化 物的形貌的技术问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造 方法。
【发明内容】
[0011] 针对现有技术的不足，本发明提出一种半导体器件的制造方法和电子装置，可以 确保控制栅金属硅化物不出现大的底端问题，保证其具有良好的形貌。
[0012] 本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：
[0013] 步骤S101:提供包括半导体衬底、位于所述半导体衬底上的控制栅和控制栅侧壁 层的前端器件，在所述半导体衬底上形成层间介电层；
[0014] 步骤S102:利用DHF和干蚀刻对所述层间介电层和所述控制栅侧壁层进行刻蚀以 暴露出所述控制栅的一部分；
[0015] 步骤S103:利用TMAH对所述控制栅进行回刻蚀以将所述控制栅被暴露出的部分 在栅极宽度方向上去除一部分；
[0016] 步骤S104:对所述前端器件进行SiCoNi预清处理；
[0017] 步骤S105:在所述控制栅上沉积金属，执行第一热退火工艺以形成第一金属硅化 物，去除未反应的金属，执行第二热退火工艺以形成控制栅金属硅化物。
[0018] 可选地，在所述步骤S101中，形成所述层间介电层的方法包括：
[0019] 通过FCVD或PETE0S在所述半导体衬底上形成介电材料层；
[0020] 通过CMP去除所述介电材料层高于所述控制栅的部分以形成层间介电层。
[0021] 可选地，在所述步骤S101中，所述层间介电层的材料包括氧化硅。
[0022] 可选地，在所述步骤S102中，还将位于所述控制栅两边的氧化物层的至少一部分 去除。
[0023] 可选地，在所述步骤S102中，所述DHF中册与氏0的体积比为1:100~1:300。
[0024] 可选地，所述步骤S102包括：
[0025] 步骤S1021:利用DHF将所述层间介电层去除第一厚度，暴露出所述控制栅侧壁层 的一部分；
[0026] 步骤S1022 :利用干蚀刻去除所述控制栅侧壁层被暴露出的部分；
[0027] 步骤S1023:利用DHF刻蚀将所述层间介电层去除第二厚度。
[0028] 可选地，在所述步骤S102中，所述第一厚度为ιοοΑ,所述第二厚度为15~3:〇A。
[0029] 可选地，在所述步骤S103中，所述回刻蚀所采用的TMAH的浓度为2. 38%，所述回 刻蚀的工艺温度为25~30°C。
[0030] 可选地，在所述步骤S103中，所述控制栅被暴露出的部分在栅极宽度方向被去除 的宽度为15~25A。
[0031] 可选地，在所述步骤S105中，所述金属包括NiPt。
[0032] 本发明的另一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体 器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
[0033] 步骤S101:提供包括半导体衬底、位于所述半导体衬底上的控制栅和控制栅侧壁 层的前端器件，在所述半导体衬底上形成层间介电层；
[0034] 步骤S102 :利用DHF和干蚀刻对所述层间介电层和所述控制栅侧壁层进行刻蚀以 暴露出所述控制栅的一部分；
[0035] 步骤S103:利用TMAH对所述控制栅进行回刻蚀以将所述控制栅被暴露出的部分 在栅极宽度方向上去除一部分；
[0036] 步骤S104:对所述前端器件进行SiCoNi预清处理；
[0037] 步骤S105 :在所述控制栅上沉积金属，执行第一热退火工艺以形成第一金属硅化 物，去除未反应的金属，执行第二热退火工艺以形成控制栅金属硅化物。
[0038] 本发明的半导体器件的制造方法，由于包括利用DHF和干蚀刻进行刻蚀的步骤和 利用TMAH进行回刻蚀的步骤，因而可以保证最终形成的控制栅金属硅化物具有良好的形 貌。本发明的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
【附图说明】
[0039] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0040] 附图中：
[0041] 图1A、图1B和图1C为现有的一种半导体器件的制造方法的相关步骤形成的结构 的剖视图；
[0042] 图1C'为现有的一种半导体器件的制造方法所形成的半导体器件的SEM图；
[0043] 图2A、图2B、图2C和图2D为本发明实施例一的半导体器件的制造方法的相关步 骤形成的结构的剖视图；
[0044] 图2D'为本发明实施例一的半导体器件的制造方法所制得的半导体器件的一种 SEM图；
[0045] 图3为本发明实施例一的半导体器件的制造方法的一种流程图。
【具体实施方式】
[0046] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0047] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0048] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或