晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提闻，晶体管的驱动电流提闻，则晶体管中的漏电流减少，而提闻载流子迁移率的一个关键要素是提闻晶体管沟道区中的应力，因此提闻晶体管沟道区的应力可以极大地提闻晶体管的性能。
[0003]现有技术提高晶体管沟道区应力的一种方法为:在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提闻NMOS晶体管的性能。
[0004]然而，对于现有的源区和漏区形成有应力层的晶体管，其形貌不良、性能不稳定。
【发明内容】
[0005]本发明解决的问题是，改善在源区和漏区形成应力层的晶体管的形貌，提高晶体管的性能。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底表面具有栅极膜；在所述栅极膜表面形成掩膜层，所述掩膜层内掺杂有碳离子；以所述掩膜层为掩膜，刻蚀所述栅极膜直至暴露出衬底表面为止，形成栅极层；在所述栅极层和掩膜层的侧壁表面形成第一侧墙，所述第一侧墙内掺杂有碳离子；在所述栅极层和第一侧墙两侧的衬底内形成应力层。
[0007]可选的，所述掩膜层的形成工艺包括:在所述栅极膜表面形成掩膜薄膜；对所述掩膜薄膜进行离子注入，在所述掩膜薄膜内掺杂碳离子；在所述离子注入工艺之后，刻蚀部分所述掩膜薄膜，暴露出部分所述栅极膜表面，形成所述掩膜层。
[0008]可选的，对所述掩膜薄膜进行的离子注入工艺包括:注入剂量为lE3atomS/cm2?lE6atoms/cm2,能量为 5KeV ?50KeV。
[0009]可选的，还包括:在对所述掩膜表面进行离子注入工艺之后，刻蚀部分掩膜薄膜之前，在所述掩膜薄膜表面形成保护膜；在所述离子注入工艺之后，刻蚀部分所述保护膜和掩膜薄膜，形成掩膜层、以及位于掩膜层表面的保护层。
[0010]可选的，所述保护层的材料为氧化硅；所述保护层的厚度为5纳米?100纳米。
[0011]可选的，所述掩膜层的材料包括氮化硅；所述掩膜层的厚度为5纳米?100纳米。
[0012]可选的，所述第一侧墙的形成工艺包括:在所述衬底、栅极层和掩膜层表面形成第一侧墙膜；对所述第一侧墙膜进行离子注入，在所述第一侧墙膜内掺杂碳离子；在所述离子注入工艺之后，回刻蚀所述第一侧墙膜，直至暴露出衬底表面为止，形成第一侧墙。
[0013]可选的，对所述第一侧墙膜进行的离子注入工艺包括:注入剂量为lE3atoms/cm2 ?lE6atoms/cm2,能量为 5KeV ?50KeV。
[0014]可选的，所述第一侧墙膜的材料包括氮化硅；所述第一侧墙膜的厚度为5纳米?100纳米。
[0015]可选的，还包括:在形成第一侧墙之后，形成应力层之前，在所述栅极层和第一侧墙两侧的衬底内形成轻掺杂区。
[0016]可选的，所述轻掺杂区内掺杂有P型离子或N型离子。
[0017]可选的，在形成所述轻掺杂区之后，形成所述应力层之前，在所述第一侧墙表面形成第二侧墙。
[0018]可选的，所述第二侧墙的形成工艺包括:在所述衬底、第一侧墙和掩膜层表面形成第二侧墙膜；回刻蚀所述第二侧墙膜，直至暴露出衬底表面为止，形成第二侧墙。
[0019]可选的，还包括:在形成第二侧墙膜之后，回刻蚀所述第二侧墙膜之前，对所述第二侧墙膜进行离子注入，在所述第二侧墙膜内掺杂碳离子。
[0020]可选的，对所述第二侧墙膜进行的离子注入工艺包括:注入剂量为lE3atoms/cm2 ?lE6atoms/cm2,能量为 5KeV ?50KeV。
[0021]可选的，所述第二侧墙膜的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种；所述第二侧墙膜的厚度为5纳米?100纳米。
[0022]可选的，所述应力层形成于所述第二侧墙、第一侧墙和栅极层两侧的衬底内。
[0023]可选的，所述应力层的形成工艺包括:在所述栅极层和第一侧墙两侧的衬底内形成开口 ；采用选择性外延沉积工艺在所述开口内形成应力层，所述应力层的表面高于或齐平于所述衬底表面。
[0024]可选的，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
[0025]可选的，还包括:在形成所述栅极膜之前，在所述衬底表面形成栅介质膜；所述栅极膜形成于所述栅介质膜表面。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的形成方法中，在用于刻蚀形成栅极层的掩膜层内掺杂碳离子；并且，在以所述掩膜层刻蚀形成栅极层之后，在形成于栅极层和掩膜层侧壁表面的第一侧墙内掺杂碳离子。由于所述碳离子与半导体离子之间具有较强的键合能，在形成应力层的过程中，工艺气体中的半导体离子在进入所述掩膜层和第一侧墙内时，会优先与所述碳离子发生键合，从而避免了所述半导体离子透过所述掩膜层和第一侧墙之后栅极层发生反应的问题，从而能够避免在所述掩膜层表面和第一侧墙顶部表面形成外延颗粒，所形成的晶体管形貌良好，能够避免所述晶体管产生漏电流，晶体管的性能稳定、可靠性提高。
[0028]进一步，所述掩膜层由掩膜薄膜刻蚀形成，而对所述掩膜薄膜进行的离子注入工艺包括:注入剂量为lE3atoms/cm2?lE6atoms/cm2,能量为5KeV?50KeV。所述离子注入工艺的注入剂量能够保证掩膜层内的碳离子足以阻挡半导体离子向栅极层扩散；同时，所述离子注入工艺的能量能够保证碳离子进入掩膜薄膜的同时，不会进一步进入栅极层内。
[0029]进一步，在对所述掩膜表面进行离子注入工艺之后，刻蚀部分掩膜薄膜之前，在所述掩膜薄膜表面形成保护膜。所述保护膜用于在后续形成第一侧墙的过程中保护所述掩膜层，避免在形成所述第一侧墙的回刻蚀工艺中，消耗所述掩膜层内的碳离子，从而保证了掩膜层内的碳离子足以阻挡半导体离子的扩散。
[0030]进一步，所述应力层的形成工艺包括:在所述栅极层和第一侧墙两侧的衬底内形成开口 ；采用选择性外延沉积工艺在所述开口内形成应力层。由于所述应力层的材料为硅锗或碳化硅，因此，在所述选择性外延沉积工艺中，需要利用硅离子进行外延，而由于所述掩膜层和第一侧墙内均具有碳离子，而所述碳离子与硅离子之间具有较强的键合能，因此，扩散入所述掩膜层和第一侧墙的硅离子优先与所述碳离子发生键合，从而避免了所述硅离子与栅极层相接触，能够抑制在所述第一侧墙顶部表面形成外延颗粒的问题。
【附图说明】
[0031]图1是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图；
[0032]图2至图14是本发明实施例的晶体管的形成过程的剖面结构示意图。
【具体实施方式】
[0033]如【背景技术】所述，在晶体管的源区和漏区形成应力层之后，容易造成晶体管的形貌不良、性能不稳定。
[0034]经过研究发现，请参考图1，图1是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图，包括:衬底100 ;位于衬底100表面的栅极结构110，所述栅极结构110包括:位于衬底100表面的栅介质层111,位于所述栅介质层表面的栅极层112,位于所述栅极层112表面的掩膜层113，以及位于所述栅介质层111、栅极层112和掩膜层112侧壁表面的侧墙114 ;位于所述栅极结构110两侧衬底内的应力层120。所述栅极