硅通孔及三维集成电路中硅通孔组的测试电路及方法
【技术领域】
[0001] 本申请涉及集成电路测试技术领域，具体涉及一种三维集成电路中硅通孔的测试 方法及测试电路。
【背景技术】
[0002] 娃通孔(TSV，Through Silicon Via)是实现三维(3D)集成电路层间互连的一种组 件，如图1的（a)所示，TSV通常由金属导体和绝缘保护层组成。TSV直接在硅材料中纵向穿 过，连接位于不同层上的电路，大大减少三维集成电路的层间互连线长度，从而可有效提高 电路性能。
[0003] 在TSV制造过程中很难免会引入一些物理缺陷。当前业界普遍关注的TSV缺陷主要 包括开路缺陷和短路缺陷，如图1的(a)和(b)所示。图1中（b)所示开路缺陷主要是由于TSV 金属导体中的空洞、裂纹等造成，这些缺陷主要的电学表现为TSV阻值增大，严重时甚至导 致TSV断路。图1中（C)所示短路缺陷的主要原因是TSV绝缘层中的针孔、杂质等，这些缺陷的 主要电学表现为TSV到衬底的漏电流增大，严重时甚至导致TSV与衬底之间直接短路。
[0004] 由于TSV对于可靠的产品制造至关重要，因此，为了应对TSV质量缺陷，亟需加强 TSV测试方法的研究。
【发明内容】
[0005] 本申请的主要目的是，提供一种TSV测试方案，用于覆盖三维集成电路中TSV开路 缺陷和短路缺陷。
[0006] 根据本申请的第一方面，本申请实施例提供一种硅通孔的测试电路，包括：
[0007] 激励源，其与所述硅通孔的输入端相连接，用于为所述硅通孔提供激励脉冲信号；
[0008] 并联的两条电路支路，其与所述硅通孔的输出端相连接，其中一电路支路包括反 相器件，另一电路支路包括电平触发器件和开关器件，所述开关器件用于控制所述电平触 发器件所处的所述另一电路支路的通断；
[0009] 第三电路支路，其与所述并联的两条电路支路的输出端相连接，用于根据所述另 一电路支路当前处于的导通或断开状态，予以相应的输出；
[0010] 检测电路支路，其与所述第三电路支路的输出端相连接，用于根据所述第三电路 支路的输出的信号表现，确定所述硅通孔是否存在开路缺陷或短路缺陷。
[0011] 在一实施例中，所述检测电路支路包括：
[0012] 由第一与非门和第二与非门构成的第一 JK触发器，其中所述第一与非门的输出为 所述第二与非门的一个输入，所述第二与非门的另一个输入为所述第三电路支路的输出， 所述第二与非门的输出为所述第一与非门的一个输入，所述第一与非门的另一个输入为经 过非门的复位信号；
[0013] 由第一或非门和第二或非门构成的第二JK触发器，其中所述第一或非门的输出为 所述第二或非门的一个输入，所述第二或非门的另一个输入为复位信号，所述第二或非门 的输出为所述第一或非门的一个输入，所述第一或非门的另一个输入为所述第三电路支路 的输出；
[0014] 或非门，所述或非门的一个输入为所述第一JK触发器的输出，另一个输入为所述 第二JK触发器的输出，所述或非门输出检测结果。
[0015] 在另一实施例中，所述第三电路支路包括与门电路;所述反相器件包括高阈值反 相器;所述电平触发器件采用施密特触发器实现，所述开关器件包括P沟道金属氧化物半导 体场效应晶体管。
[0016] 根据本申请的第二方面，本申请实施例提供一种硅通孔的测试方法，包括：
[0017] 向所述硅通孔的输入端输入激励脉冲信号；
[0018] 提供并联的两条电路支路连接到所述硅通孔的输出端，其中一电路支路包括反相 器件，另一电路支路包括电平触发器件和开关器件，所述开关器件控制所述电平触发器件 所处的所述另一电路支路的通断；
[0019] 提供第三电路支路连接到所述并联的两条电路支路的输出端，所述第三电路支路 根据所述另一电路支路当前处于的导通或断开状态，予以相应的输出；
[0020] 提供检测电路支路连接到所述第三电路支路的输出端，所述检测电路支路根据所 述第三电路支路的输出的信号表现，确定所述硅通孔是否存在开路缺陷或短路缺陷。
[0021] 根据本申请的第三方面，本申请实施例提供一种三维集成电路中硅通孔组的测试 电路，包括：
[0022] 与所述硅通孔组中每一个硅通孔对应的如上所述的硅通孔的测试电路，其中，所 述硅通孔组中每一个硅通孔的激励源为同一个或者不同，每一个硅通孔对应的所述检测电 路支路在所述硅通孔组中为同一个或者不同；
[0023] 与所述硅通孔组中每一个硅通孔相对应的多选器，所述多选器串接于所述激励源 与对应的硅通孔的输入端之间，用于控制对应的硅通孔进入测试模式或正常模式，当所述 多选器控制对应的硅通孔进入测试模式，所述对应的硅通孔的输入为所述激励源的输出信 号，当所述多选器控制对应的硅通孔进入正常模式，所述对应的硅通孔的输入为正常功能 信号；
[0024] 与所述硅通孔组中每一个硅通孔对应的开关部件，所述开关部件设置于对应的硅 通孔的测试电路的第三电路支路的输出端，用于当所述多选器控制对应的硅通孔进入测试 模式，连通所述开关部件以获取相应的硅通孔的测试输出。
[0025] 根据本申请的第四方面，本申请实施例提供一种三维集成电路中硅通孔组的测试 方法，使用如上所述的三维集成电路中硅通孔组的测试电路进行测试，以确定所述硅通孔 组中每一个硅通孔是否存在开路缺陷或短路缺陷。
[0026] 本申请实施例将激励信号经过TSV后的输出信号同时施加到具有差异的两条电路 支路，通过分析两条电路支路输出端的信号表现，来判断TSV缺陷，从而实现采用同一套测 试电路即可覆盖开路缺陷和短路缺陷测试，适用于TSV的绑定前和绑定后两个阶段的测试， 进而为提高3D集成电路的成品率提供了可行的自动测试方法。
【附图说明】
[0027] 图1示意性地示出了 TSV及其开路缺陷和短路缺陷；
[0028] 图2示意性地示出了 TSV电路模型及其开路缺陷电路模型和短路缺陷电路模型；
[0029] 图3示意性示出了本申请一实施例的单个TSV测试电路的框图；
[0030] 图4示意性示出了图3所示实施例的一具体实现电路；
[0031] 图5示意性示出了反相器通路波形、施密特触发器电路波形和与门输出端波形；
[0032] 图6示意性示出了图3所示实施例中断开第二电路支路时进行的短路缺陷测试； [0033]图7示意性示出了本申请一实施例的3D集成电路中TSV组的测试电路；
[0034]图8示意性示出了本申请实施例中涉及的检测电路支路；
[0035]图9示意性示出了（a)TSV正常状态下和(b)TSV中存在开路缺陷时高阈值反相器的 输入输出信号变化的仿真结果；
[0036] 图10示意性示出了脉冲宽度、TSV信号上升/下降时间与开路电阻之间关系的仿真 结果；
[0037] 图11示意性示出了 TSV短路缺陷测试输入输出信号仿真效果；
[0038]图12示意性示出了 TSV输出电压与TSV短路电阻之间的关系；
[0039] 图13的(a)示意性示出了采用与非门实现的JK触发器的输出信号，（b)示意性示出 了采用或非门实现的JK触发器的输出信号；
[0040] 图14示意性示出了测试准确度随NMOS管宽度改变。
【具体实施方式】
[0041] 由于三维集成电路工艺过程的特点，TSV的测试需要分为绑定前(pre-bond)和绑 定后(post-bond)两个阶段进行。在pre-bond测试阶段，TSV通常为盲孔形式，TSV通常可以 进行测试探针接触，也可采用一些可测性设计方案来辅助。而在post-bond阶段，芯片的层 间堆叠互连已经完成，TSV已经埋在堆叠体内，发挥层间互连作用。此时，TSV的探针接触变 得十分困难，甚至不可能。
[0042]如图2所示，其中（a)、（b)、（c)分别示出了TSV及其开路缺陷和短路缺陷的电路模 型不意图。
[0043]如图2的(b)所示，开路缺陷测试时，向TSV输入脉冲信号。由于TSV中的寄生RC参数 很小，信号经TSV时的上升和下降时间也很小。但若TSV中存在开路缺陷，TSV的电阻增加，信 号经TSV时的上升和下降时间也会随之增大，即便如此，TSV输出端的信号上升和下降时间 仍然很小，难以直接测量。对此，本申请的设计思想之一是，可以通过拉长TSV输出端的信号 的上升和下降时间，以便于测量和分辨。
[0044]根据TSV短路缺陷电路模型（即图2中的c)，当TSV中短路缺陷较严重时，短路电阻 Rshort较小，TSV输出端的电平由如下公式(1 )确定。
[0046] 其中，V〇ut_〇f _tsv和ViN_〇f _tsv分别为T SV输出端和输入端的电压，R1为T SV的体电阻。
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