具有掺杂的外延区域的半导体器件及其制造方法
【专利说明】具有掺杂的外延区域的半导体器件及其制造方法
[0001 ] 本申请为分案申请，其原申请是于2012年6月21日(国际申请日为2010年11月29日)向中国专利局提交的专利申请，申请号为201080058687.4，发明名称为“具有掺杂的外延区域的半导体器件及其制造方法”。
技术领域
[0002]本发明涉及半导体处理领域，并且更具体地，涉及具有掺杂的外延区域的半导体器件及其制造方法。
【背景技术】
[0003]提高半导体器件、特别是晶体管的性能，始终是半导体工业中的主要考虑。例如，在金属氧化物半导体场效应晶体管(M0SFET)的设计和制造期间，共同的目标总是增加沟道区域的电子迀移率并减小寄生电阻以改善器件性能。
[0004]例如，改善器件性能的其它方法包括:通过对源极/漏极区域与沟道区域之间的区域进行掺杂来减小M0SFET的整体电阻，该区域被称为M0SFET的“尖端(tip)”或源极/漏极扩展区域。例如，将掺杂剂注入到源极/漏极区域中，并且退火步骤使掺杂剂向沟道区域扩散。但是，存在控制掺杂剂浓度和位置方面的限制。此外，注入和掺杂方法没有解决在尖端区域处的横向底切或寄生电阻的问题。
【附图说明】
[0005]图1是示出根据本发明的一个实施例的半导体器件的截面图。
[0006]图2是示出根据本发明的另一实施例的半导体器件的截面图。
[0007]图3是示出根据本发明的另一实施例的半导体器件的截面图。
[0008]图4是示出根据本发明的另一实施例的半导体器件的透视图。
[0009]图5A-5F是示出制造图1中所示的半导体器件的方法的截面图。
[0010]图6A-6F是示出制造图2中所示的半导体器件的方法的截面图。
[0011]图7A-7C是示出制造图3中所示的半导体器件的方法的截面图。
[0012]图8A-8I是示出制造图4中所示的半导体器件的方法的透视图。
[0013]图9-15是图8E-8I中所示的半导体器件的截面图。
[0014]图8E’是示出图8E中所示的半导体器件的替代实施例的透视图。
[0015]图9’是示出图9中所示的半导体器件的替代实施例的透视图。
【具体实施方式】
[0016]描述了具有掺杂的外延区域的半导体器件及其制造方法。在以下描述中，为了提供对本发明的全面理解，阐述了大量具体细节。在其它实例中，为了避免不必要地使本发明难以理解，没有特别详细地描述公知的半导体处理技术和特征。
[0017]本发明的实施例描述了在半导体器件上形成外延区域的方法。在一个实施例中，外延区域是通过循环沉积-蚀刻工艺而沉积的原位碳和磷掺杂的硅(Siy(C，Ph-y)区域。由非常高掺杂磷的硅(SiyPn)外延帽层，来回填循环沉积-蚀刻工艺期间在间隔体下方产生的空腔。归因于由(SiyPH)外延帽层中非常高的磷掺杂提供的沟道区域处的增大的电子迀移率、减小的短沟道效应(归因于碳抑制了磷扩散)以及减小的寄生电阻的组合效应，在自对准的外延尖端(置位)(Epi Tip(SET))结构中的外延区域和帽层叠层的制造提供了显著的晶体管性能增益。
[0018]图1示出了根据本发明的一个实施例的半导体器件的截面图。半导体器件包括由诸如但不限于单晶硅的半导体材料制成的衬底200。在一个实施例中，衬底200是绝缘体上硅(SOI)衬底的硅膜，或者是包括硅、硅锗、锗、II1-V族化合物半导体的多层衬底。
[0019]栅极电介质310形成在衬底200的沟道区域上。在一个实施例中，电介质层310由诸如但不限于氧化硅(例如，Si02)的任何公知的绝缘材料制成。在另一实施例中，电介质层310由介电常数基本上大于二氧化硅的介电常数(即k> 3.9)的高k介电材料制成。高k介电材料的示例包括但不限于氧化钽(Ta205)、氧化钛(Ti02)以及氧化铪(Hf02)。
[0020]栅极电极320形成在栅极电介质310上。在一个实施例中，栅极电极由诸如但不限于多晶硅的任何公知的材料制成。在其它实施例中，栅极电极320由诸如但不限于铂、钨或钛的金属或金属合金材料制成。
[0021]在一个实施例中，硬掩模410形成在栅极电极320的顶部上。在一个实施例中，硬掩模410由诸如但不限于氮化硅或氮氧化硅的材料制成。间隔体420、440形成在栅极电极320的相对的侧壁上。在一个实施例中，间隔体420、440沿栅极电极320的整个侧壁宽度形成。间隔体420、440包括侧壁421、441以及底表面422、442。在一个实施例中，间隔体420、440由诸如但不限于氮化硅、二氧化硅或氮氧化硅的材料制成。
[0022]在本发明的实施例中，凹陷的源极界面220和凹陷的漏极界面230形成在衬底200上、栅极电极320的相对侧上。在一个实施例中，部分凹陷的源极界面220在间隔体420的底表面422下方以及部分栅极电极320下方横向延伸。类似地，部分凹陷的漏极界面230在间隔体440的底表面442下方以及部分栅极电极320下方横向延伸。
[0023]源极区域501形成在凹陷的源极界面220上。在本发明的实施例中，源极区域501包括形成在凹陷的源极界面220上的外延区域531。帽层541形成在外延区域531上。源极区域501包括源极外延-尖端区域503，源极外延-尖端区域503包括形成在间隔体420和栅极电介质310正下方的外延区域531和帽层541的部分。
[0024]漏极区域502形成在凹陷的漏极界面230上。在一个实施例中，漏极区域502包括形成在凹陷的漏极界面230上的外延区域532。帽层542形成在外延区域532上。漏极区域502包括漏极外延-尖端区域504，漏极外延-尖端区域504包括形成在间隔体440和栅极电介质310正下方的外延区域532和帽层542的部分。通过相对近地靠近沟道区域形成源极和漏极外延-尖端区域503、504，在沟道区域上引发了更大的流体静应力，从而导致了更高的电子迀移率并增大了驱动电流。
[0025]在本发明的实施例中，外延区域531、532包括掺杂有磷的硅和碳。在此情况下，图1中所示的半导体器件是具有自对准的外延尖端(置位)结构的NM0S平面或三栅极晶体管。在一个实施例中，外延区域531、532包括具有大约0.5原子％至4原子％的碳浓度和大约9E19cm—3至3E21cm—3的磷浓度的硅。在具体实施例中，外延区域531、532包括具有2.2原子％的碳浓度和2E20cm—3的磷浓度的硅。在源极和漏极区域501、502的外延区域531、532中的替位碳(超过2原子％)在沟道区域上施加了流体静应力，这增大了电子迀移率。此外，替位碳抑制了在任何随后的热退火期间的任何磷扩散，从而减小了短沟道效应。
[0026]在本发明的实施例中，帽层541、542是包括掺杂有磷的硅的外延层。在一个实施例中，帽层541、542包括具有大约8E19Cm—3至3E21Cm—3的磷浓度的硅。在具体实施例中，帽层541、542包括具有2E21cm—3的磷浓度的硅。帽层541、542中的高磷浓度水平减小了寄生电阻，特别是自对准多晶硅化物与源极/漏极区域501、502之间的接触电阻中的寄生电阻。
[0027]图2示出了类似于图1的半导体器件的截面图。衬底200是由{001}硅制成的，并且包括在{001}硅衬底200的{111}晶面中具有{111}面241的凹陷的源极界面240，以及在{001}硅衬底200的{111}晶面中具有{111}面251的凹陷的漏极界面250。{111}面241、251提供了耗尽层(deplet1n)中的减小的体积以及短沟道效应的相应的改善的控制。在一个实施例中，凹陷的源极和漏极界面240、250均在{001}硅衬底200的{010}晶面中还包括{010}面242、252，其中{010}面242、252在栅极电极320的正下方延伸。{010}面242、252有助于更精确地限定半导体器件的冶金(metallurgical)沟道长度并减小短沟道效应。
[0028]类似于图1，图2中所示的半导体器件包括源极区域501和漏极区域502，其均具有外延区域531、532以及帽层541、542。外延区域531、532和帽层541、542形成在包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250上。源极区域501包括源极外延-尖端区域505，源极外延-尖端区域505包括由间隔体420、栅极电介质310和{111}、{010}面241、242所围绕的外延区域531和帽层541的部分。漏极区域502包括漏极外延-尖端区域506，漏极外延-尖端区域506包括由间隔体440、栅极电介质310和{111}、{010}面251、252所围绕的外延区域532和帽层541的部分。相对近地靠近沟道区域形成源极和漏极外延-尖端区域505、506在沟道区域上引发了更大的流体静应力，从而增大了电子迀移率，这导致了更高的驱动电流。
[0029]图3示出了类似于图2的半导体器件的截面图。在一个实施例中，源极和漏极区