于嵌入式硅锗消除滑雪斜坡的光学邻近校正扩大虚拟电极的制作方法
【技术领域】
[0001]本揭示内容涉及利用嵌入式硅锗(eSiGe)制造半导体装置的技术。本揭示内容特别可应用于有eSiGe毗邻浅沟槽隔离(STI)区的装置。
【背景技术】
[0002]eSiGe已广泛使用于P型金属氧化物半导体(PM0S)装置的源极/漏极区以改善移动率。eSiGe的源极/漏极区通常形成为Σ形状(sigma shape)，然而其他形状也有可能。为了方便起见，本揭示内容都参照Σ形状，然而应了解也包含其他形状。例如，如图1所示，对于有栅极电介质103、氮化物帽盖105和间隔体107的PM0S栅极电极101而言，被硅衬底111包围的eSiGe源极/漏极区109具有Σ形状，这允许接触件115与源极/漏极区109之间有实体接触面积113。如图2所示，例如，在单元(cell)之间常常形成虚拟电极以使栅极电极之间保持不变的间距。虚拟电极201通常形成于由氧化硅形成的STI区203上。SiGe无法生长于氧化硅材料上。结果，如图2所示，电极101毗邻虚拟电极而因此贴近STI的eSiGe源极/漏极区205具有“滑雪斜坡(ski slope) ”形状207，而不是只接触硅的其他PM0S源极/漏极区的Σ形状。该滑雪斜坡引进大量的差异，包括应变损失、STI损失、以及小面积，导致不同装置的效能减低，例如扩散长度(L0D)装置(其中只有单一多晶硅线路形成于硅区上方)。
[0003]因此，亟须一种能够形成有Σ形状(包括在STI边界附近)的均匀源极/漏极区的方法，以及该方法所得的装置。
【发明内容】
[0004]本揭示内容的一方面为一种借由扩大虚拟电极在所述STI区上方的大小而制造有均匀Σ形状的eSiGe源极/漏极区的半导体装置的方法，甚至在STI边界处也是。
[0005]本揭示内容的另一方面为一种有均匀Σ形状的eSiGe源极/漏极区的半导体装置，甚至在STI边界，其包含在至少与STI区顶部宽度一样大的所述STI区上方的虚拟电极。
[0006]本揭示内容的其他方面及特征会在以下说明中提出以及部份在本技术领域一般技术人员审视以下内容或学习本揭示内容的实施后会明白。按照随附权利要求书所特别提出者，可实现及得到本揭示内容的优点。
[0007]根据本揭示内容，一些技术效果部份可用一种方法达成，该方法包括下列步骤:在硅衬底中形成浅沟槽隔离(STI)区，该STI区有一顶部宽度；以及形成虚拟电极于该STI区上以及形成栅极电极于该硅衬底上，该虚拟电极的宽度大于或等于该STI区顶部宽度。
[0008]本揭示内容的数个方面包括用以下步骤形成该虚拟电极及该栅极电极:沉积多晶娃于该STI区及该娃衬底上方；对一栅极截切掩膜(gate electrode cut mask)执行光学邻近校正(0PC)，使该虚拟电极的宽度从该栅极电极的宽度扩大到大于或等于该STI顶部宽度的宽度；迭盖该经0PC校正的栅极截切掩膜于该多晶硅上；以及通过该经0PC校正的栅极截切掩膜来蚀刻该多晶硅。其他方面包括:在该硅衬底中形成eSiGe源极/漏极区于该栅极电极的两对边上。其他方面更包括:形成所述eSiGe源极/漏极区中贴近该STI区的一个。另一方面包括:以一 Σ形状形成所述eSiGe源极/漏极区中的每一个。另一方面包括:各自形成第一及第二间隔体于该栅极电极及该虚拟电极的两对边上，其中所述第二间隔体形成于该硅衬底上。其他方面更包括:形成没有滑雪斜坡形状的所述eSiGe源极/漏极区。另一方面包括:该STI区由二氧化硅形成。另一方面包括:该栅极电极为PMOS栅极电极。
[0009]本揭示内容的另一方面为一种装置，其包含:硅衬底；在该硅衬底中的浅沟槽隔离(STI)区，该STI区有一顶部宽度；以及在该STI区上的虚拟电极与在该硅衬底上的栅极电极，该虚拟电极的宽度大于或等于该STI区顶部宽度。
[0010]本揭示内容的数个方面包含利用经光学邻近校正(0PC)校正的栅极截切掩膜来形成该虚拟电极及该栅极电极。其他方面包括:在该硅衬底中于该栅极电极的两对边上的eSiGe源极/漏极区。另一方面包括:所述eSiGe源极/漏极区中的一个贴近该STI区。另一方面包括:所述eSiGe源极/漏极区中的每一个有一 Σ形状。另一方面包括:各自在该栅极电极及该虚拟电极的两对边上的第一及第二间隔体，其中所述第二间隔体形成于该硅衬底上。其他方面更包括:所述eSiGe源极/漏极区没有滑雪斜坡形状。其他方面包括:该STI区由二氧化硅形成。另一方面包括:该栅极电极为PM0S栅极电极。
[0011]本揭示内容的另一方面为一种方法，其包括:在硅衬底中形成至少一个二氧化硅浅沟槽隔离(STI)区，各个STI区有一顶部宽度；形成虚拟电极于各个STI区上以及形成至少一个PM0S栅极电极于该硅衬底上，各个虚拟电极的宽度大于或等于该STI区顶部宽度；各自形成第一及第二间隔体于各个PM0S栅极电极及各个虚拟电极的两对边上，其中所述第二间隔体形成于该硅衬底上方；以及在该硅衬底中于各个栅极电极的两对边上形成有均匀Σ形状的eSiGe源极/漏极区，其中所述eSiGe源极/漏极区中的至少一个贴近该STI区，其中所述虚拟电极及栅极电极的形成是借由:沉积多晶硅于所述STI区及该硅衬底上方，对一栅极截切掩膜执行光学邻近校正(0PC)，使各个虚拟电极的宽度从各个栅极电极的宽度扩大到大于或等于该STI顶部宽度的宽度，迭盖该经0PC校正的栅极截切掩膜于该多晶硅上，以及蚀刻该多晶硅。数个方面包括:在所述eSiGe源极/漏极区上形成接触件。
[0012]熟谙此技术领域者由以下实施方式可明白本揭示内容的其他方面及技术效果，其中仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其他及不同的具体实施例，以及在各种明显的方面，能够修改数个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为例示性而非限制性。
【附图说明】
[0013]在此用附图举例说明而不是限定本揭示内容，图中类似的元件用相同的元件符号表不。
[0014]图1示意图示一现有PM0S电晶体；
[0015]图2示意图示毗邻形成于STI区上的虚拟电极的一现有PM0S电晶体；
[0016]图3A至图7A示意图示用于形成毗邻形成于STI区上的虚拟电极的现有PM0S电晶体(如图2所示)的加工流程；以及
[0017]图3B至图7B根据一示范具体实施例示意图示用于形成紙邻形成于STI区上的虚拟电极的PM0S电晶体的加工流程。
[0018]附图标记说明:
[0019]0、1、501、505 间隔体101PM0S 栅极电极
[0020]103 栅极电介质105氮化物帽盖
[0021]107 间隔体109、205eSiGe源极/漏极区
[0022]111 硅衬底113实体接触面积
[0023]115 接触件201虚拟电极
[0024]203、301 STI区207滑雪斜坡形状
[0025]303 衬底305栅极氧化物层
[0026]307 多晶硅层309帽盖层
[0027]401、407PM0S栅极电极堆迭
[0028]403、405虚拟电极堆迭503a、503b空腔
[0029]507a、507bΣ 形空腔
[0030]601a、601b、603a、603b eSiGe
[0031]701、703、705、707 源极 / 漏极接触件。
【具体实施方式】
[0032]为了解释，在以下的说明中，提出各种特定的细节供彻底了解示范具体实施例。不过，显然不需所述特定细节或等效配置仍可实施示范具体实施例。在其他情况下，众所周知的结构及装置用方块图图示，以免不必要地混淆示范具体实施例。此外，除非明示，在本专利说明书及权利要求书中表示成分、反应状态等等的数量、比例及数值性质的所有数字应被理解为在所有情况下可用措辞“约”来修饰。
[0033]本揭示内容针对及解决目前在STI区上形成小于该STI区的顶部宽度的虚拟电极时会有STI损失及在STI附近的eSiGe PMOS源极/漏极区会有滑雪斜坡形状的问题。根据本揭示内容的具体实施例，进行0PC以使虚拟电极的关键尺寸扩大到至少与STI区的顶部宽度一样大。
[0034]根据本揭示内容的具体实施例的方法包括:在硅衬底中形成浅沟槽隔离(STI)区，该STI区有一顶部宽度；以及于该STI区上形成一虚拟电极以及于该硅衬底上形成一栅极电极，该虚拟电极的宽度大于或等于该STI区顶部宽度。
[0035]此外，熟谙此技术领域者由以下实施方式可明白本揭示内容的其他方面、特征及技术效果，其中仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其他及不同的具体实施例，以及在各种明显的方面，能够修改数个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为例示性而非限制性。
[0036]图3A至图7A图示现有加工流程，图3B至图7B图示根据一示范具体实施例的加工流程。谈到图3A与图3B，该示范具体实施例用与现有加工流程相同的方式先形成STI区301于衬底303