超结半导体器件及其制造方法
【技术领域】
[0001]本发明涉及地半导体技术，更具体地，涉及超结半导体器件及其制造方法。
【背景技术】
[0002]功率半导体器件例如在功率变换器中作为开关。功率半导体器件的重要参数是导通电阻和击穿电压。如果减小导通电阻，就可以降低功率半导体器件的功耗，如果提高击穿电压，就可以改善功率半导体器件的耐用性和可靠性。然而，常规的功率半导体器件为纵向双扩散结构。在纵向双扩散结构中，漂移区位于导通路径上，与体区形成PN结，结果，漂移区与导通电阻和击穿电压二者均相关。为了提高击穿电压，就必须增加漂移层的厚度或减小漂移层的掺杂浓度。相应地，导通电阻随击穿电压的上升而指数上升。因此，常规的功率半导体器件难以兼顾导通电阻和击穿电压二者的优化。
[0003]超结半导体器件是进一步改进的器件结构，在漂移区中设置与体区接触的电荷补偿区。电荷补偿区的掺杂类型与漂移区相反，从而形成超结结构。在导通状态下，由于电荷补偿区相对于体区高掺杂，从而可以减小导通电阻。在断开状态下，由于电荷补偿区与漂移区彼此补偿，从而可以提高击穿电压。因此，具有超结结构的功率半导体器件可以兼顾导通电阻和击穿电压二者的优化。
[0004]超结结构的一种制造方法包括多次外延和注入。利用多次外延生长形成多个N型外延层，在每个外延层中形成P型注入区。在多次外延和注入之后，P型注入区连接成P型柱。由于通过注入来形成P型注入区，因此要求每一次生长的N型外延层的厚度不能过厚，通常小于10微米。因而，需要多次复杂的光刻一外延和注入工艺，实现难度大，且制备成本高，而且很难保证P型柱区的连续性。
[0005]超结结构的另一种制造方法包括外延和沟槽填充。利用外延生长较厚的N型外延层，然后在N型外延层中形成沟槽，采用P型半导体填充沟槽从而形成P型柱。这种工艺虽然工艺步骤相对简单点，但是工艺难度非常大，因为为了提高器件的耐压性能，需要沟槽有较大的高宽比，然而，在具有较大高宽比的沟槽中形成P型柱区较难实现。
[0006]因此，期望进一步改进超结结构的制造工艺，以简化超结半导体器件的工艺复杂度和改善电性能。
【发明内容】
[0007]有鉴于此，本发明的目的在于提供一种超结半导体器件及其制造方法，通过改进电荷补偿区的制造工艺，解决简化制造工艺和改善电性能的问题。
[0008]根据本发明的一方面，提供一种超结半导体器件的制造方法，包括:在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区；在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;在最顶部的第一外延半导体层中，形成第二掺杂类型的体区；在所述体区中形成第一掺杂类型的源区；以及在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0009]优选地，形成多个第二外延半导体层包括，在形成所述多个第二外延半导体层中的一个第一外延半导体层之后，在所述一个第一外延半导体层中形成沟槽;在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，从而填充所述沟槽；以及平整所述一个第二外延半导体层，使得所述一个第二外延半导体层位于沟槽内的部分保留。
[0010]优选地，最底部的第一外延半导体层中的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟槽贯穿其中。
[0011]优选地，形成沟槽的步骤包括:在所述一个第一外延半导体层上形成图案化的硬掩模;以及经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。
[0012]优选地，在形成所述一个第二外延半导体层的步骤之后，还包括:去除所述硬掩模。
[0013]优选地，平整所述一个第二外延半导体层的步骤包括:以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二外延半导体层位于沟槽外部的部分；以及以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的上表面齐平或稍高。
[0014]优选地，形成沟槽的步骤还包括:在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述沟槽的侧壁和底面；以及通过蚀刻去除所述牺牲层，从而平整所述沟槽的侧壁和底面。
[0015]优选地，所述硬掩模为氮化物层，所述牺牲层为氧化物层。
[0016]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的掺杂浓度分别为 1E12 ?lE15/cm30
[0017]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的厚度分别为1至50微米。
[0018]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0019]优选地，所述半导体衬底为N型和P型中的任一个。
[0020]根据本发明的另一方面，提供一种超结半导体器件，包括:半导体衬底，所述半导体衬底作为漏区；位于所述半导体衬底上的堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型;分别位于所述多个第一外延半导体层中的多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;位于最顶部的第一外延半导体层中的第二掺杂类型的体区；位于所述体区中的第一掺杂类型的源区；以及位于体区上方的栅极叠层，所述栅极叠层至少位于在所述源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0021]优选地，所述超结半导体器件为金属氧化物半导体场效应晶体管，所述半导体衬底为第一掺杂类型，并且所述多个第一外延半导体层作为漂移区。
[0022]优选地，还包括:位于所述栅极导体上的层间介质层；以及穿过层间介质层到达所述体区的体区接触。
[0023]优选地，所述超结半导体器件为绝缘栅双极型晶体管，所述半导体衬底为第二掺杂类型，并且所述多个第一外延半导体层作为基区。
[0024]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0025]根据上述实施例的超结半导体器件及其制造方法，通过多次沟槽填充工艺形成半导体柱，作为电荷补偿区。为了提高超结半导体器件的耐压性能，需要保证漂移区与电荷补偿区中的载流子总量相等，以实现两个掺杂区的电荷平衡。在本发明的方法中，由于漂移区与电荷补偿区是多次外延和沟槽填充工艺形成，可以精准地控制每一次外延工艺中外延层的掺杂浓度与厚度，因此有效地保证超结半导体器件的耐压性和低导通电阻特性。
【附图说明】
[0026]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为