一种铜互连结构及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种铜互连结构及其制造方法、电子
目-Ο
【背景技术】
[0002]在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线。传统的金属互连是由铝金属制作实现的，但随着集成电路芯片中器件特征尺寸的不断缩小，金属连线中的电流密度不断增大，响应时间不断缩短，传统铝互连线已达到工艺极限。当工艺尺寸小于130nm以后，传统的铝互连线技术已逐渐被铜互连线技术所取代。与铝金属相t匕，铜金属的电阻率更低、电迁移寿命更长，利用铜工艺制作金属互连线可以降低互连线的RC延迟、改善电迁移等引起的可靠性问题。
[0003]图la-ld示出一种现有的铜互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图。首先参考图la，提供半导体衬底101。在所述半导体衬底101上可以有若干半导体组件。之后在所述半导体衬底101上形成层间介电层102。参考图lb，利用刻蚀工艺在层间介电层102中形成沟槽103，并在沟槽103的内壁和层间介电层102上沉积扩散阻挡层104，例如氮化钛(TiN)或氮化钽(TaN)，以防止铜的氧化和扩散并提高铜金属的附着力。在形成扩散阻挡层104的沟槽内沉积铜籽晶层105。参考图lc，采用电镀法在铜籽晶层105上形成铜互连层106。最后参考图ld，采用化学机械抛光(CMP)工艺去掉多余的铜互连层，形成铜互连线107。
[0004]采用CMP工艺来去除多余的铜互连层存在一些缺陷。例如，层间介电层上存在金属残留物，会导致电学短路。这种金属残留物主要是由于层间介电层的表面不平引起的。CMP还可能导致金属区的碟形缺陷和介质区的侵蚀。另外，金属/介质接口附近没有清洗掉的研磨液等化学物质可能会侵蚀铜金属。
【发明内容】
[0005]根据本发明的一个方面，提供了一种铜互连结构的制造方法，包括:a):提供半导体衬底；b):在所述半导体衬底上依次形成层间介电层、刻蚀阻挡层和硬掩膜层；c):刻蚀所述硬掩膜层、所述刻蚀阻挡层和所述层间介电层，以在所述层间介电层中形成沟槽；d):在所述沟槽中和所述硬掩膜层上沉积可流动的铜层；以及e):回蚀刻所述可流动的铜层，以形成铜互连线。
[0006]可选地，所述回蚀刻采用的刻蚀气体包括H2。
[0007]可选地，在步骤e)之后，所述方法进一步包括:刻蚀去除所述硬掩膜层。
[0008]可选地，所述硬掩膜层为氮化钛层。
[0009]可选地，所述刻蚀去除所述硬掩膜层的步骤采用的刻蚀气体包括Cl2、CH4、Ar和
nf3。
[0010]可选地，所述刻蚀阻挡层为高K介电材料，所述刻蚀去除所述硬掩膜层的步骤之后还包括采用He气体处理所述刻蚀阻挡层表面的步骤。
[0011]可选地，在步骤c)和d)之间，所述方法进一步包括:在所述沟槽中和所述硬掩膜层上形成扩散阻挡层。
[0012]可选地，采用可流动性铜沉积工艺沉积所述可流动的铜层。
[0013]可选地，所述可流动的铜层为氮化铜层。
[0014]根据本发明的另一方面，提供一种根据上述方法制造的铜互连结构。
[0015]根据本发明的又一方面，提供一种电子装置，包括根据上述方法制造的所述铜互连结构。
[0016]根据本发明提供的铜互连结构的制造方法，采用回蚀刻工艺替换CMP工艺，可以减少CMP工艺引起的半导体产品上的铜互连线的高度变化，并且由于吸湿而导致的对层间介电层的损伤也较小。
[0017]为了使本发明的目的、特征和优点更明显易懂，特举较佳实施例，并结合附图，做详细说明如下。
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中:
[0019]图la至图1d示出一种现有的铜互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图；
[0020]图2a至图2e示出根据本发明实施例的铜互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图；以及
[0021]图3示出根据本发明实施例的铜互连结构的制造方法的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的铜互连结构的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0026]实施例一
[0027]下面，参照图2a-图2e和图3来描述本发明提出的铜互连结构的制造方法的详细步骤。图2a_2e示出根据本发明实施例的铜互连结构的制造方法的关键步骤中所获得的半导体器件的剖面示意图。
[0028]首先，参考图2a，在步骤a)中，提供半导体衬底201。所述半导体衬底201的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。在所述半导体衬底201中可以形成有隔离槽、埋层、各种阱(well)结构或者下部互连结构，为了简化，图示中予以省略。
[0029]继续参考图2a，在步骤b)中，在所述半导体衬底201上依次形成层间介电层202、刻蚀阻挡层203和硬掩膜层204。所述层间介电层202可以是低k或超低k介电层，其材料可以为例如碳氧化硅(S1C)。所述刻蚀阻挡层203可以是高k介电层，其材料可包括氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化锶钛、氧化铝等。所述硬掩膜层204的材料可以是氮化物或者是其它具有叠层结构的复合层，优选为氮化钛(TiN)。
[0030]参考图2b，在步骤c)中，刻蚀所述硬掩膜层204、所述刻蚀阻挡层203和所述层间介电层202，以在所述层间介电层202中形成沟槽205。所述沟槽205定义出铜金属互连线的位置。本领域技术人员可以理解，在刻蚀所述沟槽205之前或之后，还可以在所述层间介电层202中形成通孔(未示出)，以与下部互连