一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子
目-Ο
【背景技术】
[0002]随着半导体集成电路的集成度不断提高，CMOS器件的特征尺寸越来越小。随着栅极尺寸缩短至几十纳米，高k/金属栅极工艺逐渐取代多晶硅/Si02工艺而成为业界主流。金属栅极通常包括功函数层。目前在NM0S器件中，通常选用TiAl作为其功函数层材料。28nm技术节点之前的制程一般采用物理气相沉积(PVD)工艺形成TiAl膜。但是当发展到20nm及以下技术节点时，栅极沟槽的深宽比越来越大。为了实现更好的间隙填充，20nm及以下技术节点的制程采用原子层沉积(ALD)工艺来形成TiAl膜。采用ALD形成TiAl的过程是低温工艺，工艺温度为80?150°C。以这种方式形成的TiAl膜的质量不如采用PVD形成的TiAl膜的质量好，因此在TiN/TiAl界面、TaN/TiAl界面上存在脱落(peeling)问题。一些方法使用高温NM0S功函数金属来取代低温TiAl，但是高温NM0S功函数金属也存在一些副作用，诸如具有较高的电阻、较高的门限电压(Vt)等。
【发明内容】
[0003]针对现有技术的不足，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有栅极沟槽，所述栅极沟槽中形成有蚀刻停止层；以及在所述蚀刻停止层上依次形成粘合层、功函数层、扩散阻挡层和导电层。
[0004]可选地，所述功函数层的材料是TiAl。
[0005]可选地，所述粘合层的材料是Ti。
[0006]可选地，所述蚀刻停止层的材料是TiN或TaN。
[0007]可选地，采用ALD工艺形成所述功函数层。
[0008]可选地，采用化学气相沉积(CVD)工艺形成所述粘合层，工艺温度为450°C?550。。。
[0009]可选地，所述粘合层的厚度为10埃左右。
[0010]可选地，所述蚀刻停止层下方形成有高k介电层。
[0011]可选地，所述高k介电层下方形成有界面层。
[0012]根据本发明的另一方面，提供了一种根据上述方法制造的半导体器件。
[0013]根据本发明的又一方面，提供了一种电子装置，包括根据上述方法制造的所述半导体器件。
[0014]根据本发明提供的半导体器件的制造方法，在金属栅极的蚀刻停止层与功函数层之间形成一层粘合层。该粘合层可以增强蚀刻停止层与功函数层之间的粘附性，避免这两层之间的界面上的脱落问题，从而可以改进半导体器件的性能。
[0015]为了使本发明的目的、特征和优点更明显易懂，特举较佳实施例，并结合附图，做详细说明如下。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中:
[0017]图la和lb示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图；以及
[0018]图2示出根据本发明实施例的半导体器件的制造方法的流程图。
【具体实施方式】
[0019]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0020]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0021]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0022]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0023]实施例一
[0024]下面，参照图la和lb以及图2来描述本发明提出的半导体器件的制造方法的详细步骤。图la和lb示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图。
[0025]首先，参考图la，提供半导体衬底101，在所述半导体衬底101上形成有栅极沟槽102，所述栅极沟槽102中形成有蚀刻停止层103。所述半导体衬底101的构成材料可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。可选地，在所述半导体衬底101中可以形成有隔离槽、埋层、各种阱(well)结构，为了简化，图示中予以省略。
[0026]所述栅极沟槽102通过蚀刻虚拟栅极层来形成。所述虚拟栅极层包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1X1018到大约IX 1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。所述虚拟栅极层的形成和蚀刻过程是本领域已知的，在此不再赘述。
[0027]可选地，在所述栅极沟槽102两侧形成有侧墙104。所述侧墙104的材料例如是氮化硅、氧化硅或者氮氧化硅等绝缘材料。形成所述侧墙104的工艺例如CVD、ALD等。在所述侧墙104的两侧是层间介电层105。所述层间介电层105可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，所述层间介电层105也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass,S0G)、掺杂磷的四乙氧基硅烷(PTE0S)或掺杂硼的四乙氧基硅烷(BTE0S)。
[0028]在一个实施例中，在所述蚀刻停止层103下方形成有高k介电层107。所述高K介电层107的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化招等。特别优选的是氧化铪、氧化错和氧化招。可选地，在所述高k介电层107下方还可形成有界面层106。所述界面层106例如为氧化物层。
[0029]可选地，还可