半导体结构及其制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
【背景技术】
[0002]在半导体制造技术领域，集成电路(1C)封装是非常重要的一环，其为芯片和电路板之间提供了电互连、机械支撑、机械和环境保护及导热通道。具体而言，1C封装就是利用打线工艺，在芯片上的焊垫(Pad)引出焊线，并将焊线引到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。
[0003]近年来，随着半导体工艺技术的飞速发展，半导体芯片的功能日益强大，其引脚数量亦随之增加，为了满足市场的需求，芯片封装技术出现了芯片级封装(CSP)，其是以凸块(Bumping)或锡球(Bal 1 Mount)直接与电路板相连，由于不需要打线等制程，因而大幅减少了工艺成本。
[0004]然而，不论在打线过程中，还是凸块或锡球直接相连过程中，现有技术中焊垫上的压焊力量(Bonding Force)由其下的层间介质层(IMD)承受，这会导致层间介质层破裂(Crack)，严重情况下影响芯片的可靠性(Reliability)。
【发明内容】
[0005]本发明解决的问题是如何提供一种半导体结构及其制作方法，避免焊垫下的层间介质层在压焊过程中破裂，从而提高芯片可靠性。
[0006]为解决上述问题，本发明的一方面提供一种半导体结构，包括:
[0007]半导体衬底，所述半导体衬底的表面形成有半导体器件，所述半导体器件上形成有若干层金属互连层；
[0008]焊垫，与所述若干层金属互连层中的部分顶层金属图案连接，用于通过所述若干层金属互连层与所述半导体器件电连接；
[0009]其中，所述半导体结构还包括:
[0010]与所述若干层金属互连层电绝缘的伪金属互连层，所述伪金属互连层至少包括伪顶层金属图案，所述伪顶层金属图案与所述若干层金属互连层中的顶层金属图案位于同层;所述焊垫包括被钝化层覆盖的边缘区域以及被所述钝化层暴露的中心区域，所述焊垫的边缘区域与所述金属互连层中的顶层金属图案电连接，所述焊垫的中心区域与其下的伪顶层金属图案之间具有网状金属支撑结构，所述网状金属支撑结构的网眼内填充有介电材料。
[0011]可选地，所述伪金属互连层与所述金属互连层的层数相等，所述伪金属互连层的各层伪金属图案与其下的伪金属图案之间为网状金属支撑结构或多个由介电材料绝缘的导电插塞。
[0012]可选地，所述伪金属互连层的层数少于所述金属互连层的层数，所述伪金属互连层下为部分金属互连层。
[0013]可选地，所述伪金属互连层的各层伪金属图案与其下的伪金属图案之间为网状金属支撑结构或多个由介电材料绝缘的导电插塞。
[0014]可选地，所述网状金属支撑结构的各个网眼大小相等、形状相同。
[0015]可选地，所述网状金属支撑结构的各个网眼为方形、十字形或圆形。
[0016]本发明的另一方面提供一种半导体结构的制作方法，包括:
[0017]提供半导体衬底，所述半导体衬底的表面形成有半导体器件，在所述半导体器件上形成若干层金属互连层，所述若干层金属互连层的顶层为顶层金属图案;在形成若干层金属互连层时，同时形成与所述若干层金属互连层电绝缘的伪金属互连层，所述伪金属互连层至少包括伪顶层金属图案，所述伪顶层金属图案与所述金属互连层中的顶层金属图案位于同层；
[0018]在顶层金属图案与伪顶层金属图案上形成介电层，光刻、干法刻蚀所述介电层形成暴露所述顶层金属图案的通孔，以及位于所述伪顶层金属图案表面的多个介电柱;在所述通孔内以及各介电柱之间填入金属，平坦化所述金属直至与所述介电层的上表面齐平；所述通孔内填入的金属形成导电插塞，所述各介电柱之间填入的金属形成网状金属支撑结构；
[0019]在所述导电插塞以及网状金属支撑结构上表面形成焊垫，在所述焊垫上形成暴露焊垫中心区域的钝化层，所述焊垫中心区域下为网状金属支撑结构。
[0020]可选地，在形成每层金属图案时，同时形成所述伪金属互连层中的每层伪金属图案，所述每层伪金属图案与每层金属图案电绝缘，形成两层金属图案之间的导电插塞同时形成两层伪金属图案之间的网状金属支撑结构或多个由介电材料绝缘的导电插塞。
[0021]可选地，在形成顶层金属图案下的多层金属图案时，同时形成对应层伪金属图案，所述每层伪金属图案与每层金属图案电绝缘。
[0022]可选地，在形成顶层金属图案下的多层金属图案中两层金属图案之间的导电插塞时，同时形成对应两层伪金属图案之间的网状金属支撑结构或多个由介电材料绝缘的导电插塞。
[0023]与现有技术相比，本发明的技术方案具有以下优点:1)在形成多层金属互连层同时形成与该金属互连层电绝缘的伪金属互连层，该伪金属互连层至少包括一层伪顶层金属图案，该伪顶层金属图案与金属互连层中的顶层金属图案位于同一层;在顶层金属图案上形成导电插塞时，在伪顶层金属图案上形成网状金属支撑结构，该网状金属支撑结构的网眼内填充有介电材料;在导电插塞以及网状金属支撑结构上形成焊垫，该焊垫包括被后续工艺形成的钝化层覆盖的边缘区域以及该钝化层暴露的中心区域，焊垫边缘区域通过导电插塞与顶层金属图案连接，从而与金属互连层电连接，焊垫中心区域由网状金属支撑结构支撑。网状金属支撑结构一方面为一体结构，因而支撑效果好，二方面由于形成在伪顶层金属图案上，因而不与其它器件电连接;三方面易破裂的介电材料被限制在单个网眼内，不会因为单个网眼内的介电材料破裂，导致该裂纹在整片介电材料中放大，提高了芯片可靠性。
[0024]2)可选方案中，a)伪金属互连层与金属互连层的层数可以相等，此种半导体结构称为非衬垫下电路(Non-Circuit Under Pad，Non_CUP)，此种情况下，伪金属互连层的各层伪金属图案与其下的伪金属图案之间可以为网状金属支撑结构;也可以为多个由介电材料绝缘的导电插塞;b)伪金属互连层的层数还可以少于金属互连层的层数，伪金属互连层下为金属互连层，此种半导体结构称为衬垫下电路(Circuit Under Pad，⑶P)，此种情况下，伪金属互连层的各层伪金属图案与其下的伪金属图案之间可以为网状金属支撑结构，也可以为多个由介电材料绝缘的导电插塞。
[0025]3)可选方案中，网状金属支撑结构的各个网眼可以为方形、十字形或圆形，易于制作。
【附图说明】
[0026]图1至图8是本发明一实施例的半导体结构在各制作阶段的结构示意图；
[0027]图9至图10是本发明另一实施例的半导体结构在两制作阶段的结构示意图；
[0028]图11至图12是本发明再一实施例的半导体结构在两制作阶段的结构示意图。
【具体实施方式】
[0029]如【背景技术】中所述，现有技术中的焊垫在压焊过程中易造成其下的层间介质层破裂，严重情况下会影响芯片的可靠性。发明人经过分析，发现其产生的原因是:焊垫的支撑采用导电插塞，导电插塞形成在层间介质层中。层间介质层在破裂后，其由于连成一片，因而破裂会被放大，从而该层间介质层绝缘性能变差，影响可靠性。
[0030]基于上述分析，本发明采用网状金属支撑结构支撑焊垫，该网状金属支撑结构形成在与其它器件电绝缘的伪金属互连层上，并将介电材料限制在网状金属支撑结构的各个网眼内，避免上述可靠性问题。此外，上述网状金属支撑结构在焊垫中心区域支撑焊垫，焊垫的电导通通过金属互连结构与其边缘区域电连接实现。
[0031]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0032]图1至图8是本发明一实施例的半导体结构在各制作阶段的结构示意图。以下结合图1至图8，详细介绍一实施例的半导体结构及其制作方法。
[0033]首先，参照图1所示，提供半导体衬底10，半导体衬底10的表面形成有半导体器件(未图示)，在半导体器件上形成若干层金属互连层11，若干层金属互连层11的顶层为顶层金属图案11a;在形成若干层金属互连层11时，同时形成与该若干层金属互连层11电绝缘的伪金属互连层12，伪金属互连层12包括伪顶层金属图案12a，伪顶层金属图案12a与金属互连层11中的顶层金属图案11a位于同层。
[0034]具体地，半导体器衬底10的材质可以为硅、锗、绝缘体上硅(SOI)等。半导体器件例如为M0S晶体管等。参照图1所示，本实施例中的金属互连层11为7层，其它实施例中，也可以为其它数目层数;伪金属互连层12仅包括伪顶层金属图案12a。在形成金属互连层11中的顶层金属图案11a同时形成伪顶层金属图案12a。顶层金属图案11a、伪顶层金属图案12a的材质a)可以为铜，采用填沟槽方式形成;b)也可以为铝，采用光刻、干法刻蚀法形成。
[0035]金属互连层11包括各层金属图案(未标示)以及位于金属图案上的导电插塞(未标示)。各金属图案、各导电插塞之间填充层间介质层(未标示)。
[0036]图1中可以看出，伪金属互连层12仅包括伪顶层金属图案12a，其下为部分金属互连层11，此种半导体结构称为衬垫下电路(Circuit Under Pad,CUP) ο
[0037]接着，参照图2所示，在顶层金属图案11a与伪顶层金属图案12a上形成介电层13，光刻、干法刻蚀介电层13形成暴露顶层金属图案11a的通孔131，以及位于伪顶层金属图案12a表面的多个介电柱132。
[0038]介电层13的材质例如为二氧化硅。本步骤制作完毕后，一个实施例中，伪顶层金属图案12a的俯视图如图3所不，各介电柱13 2形状大小一致，横截面为圆形。另一个实施例中，伪顶层金属图案12a的俯视图如图4所示，介电柱132的横截面为十字形。其它实施例中，各介电柱132的横截面还可以为其它形状，例如为方形，甚至各介电柱132的形状大小可以不一致，