一种形成harp层间介质层的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，特别涉及一种形成HARP层间介质层的方法。
【背景技术】
[0002]半导体技术发展长期面临的挑战之一是期望不断增加电路元件密度和衬底上的互联(interconnect1n),又不会互相产生寄生作用。通过提供填满层间介质层的间隙(gap)以物理性且电性隔离元件通常可阻止不当的交互作用。但伴随着对超大规模集成电路高集成度和高性能的需求的增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，使得间隙宽度也相应地缩小，深宽比亦随之提高，这就要求薄膜沉积的填隙能力有进一步的提升。
[0003]目前，对于45nm及其以上的技术节点，广泛使用高深宽比工艺(HARP)沉积具有良好的填隙能力的HARP层间介质层(ILD)进行间隙填充(gap-fill)。与作为0.18 μ m至65nm技术节点的主流的高密度等离子体(HDP)工艺相比，HARP工艺具有以下的优点:
[0004](I)在HARP工艺中利用Si (C2H50) 4 (TEOS)和臭氧(O3)作为前驱物，当调节03/TE0S比率和TEOS缓慢增加率(ramping rat1)时,能保证非常好的填缝能力，能够很好地满足(AR) >10:1的高深宽比的间隙的填充；
[0005](2)由于在HARP工艺中是通过热过程进行化学气相沉积(而不是等离子增强型化学气相沉积(PECVD))，因此不存在因等离子体轰击所导致的对衬底上的半导体结构和/或衬底的损坏；
[0006](3)通过HARP工艺形成的层间介质层膜显示有拉应力，与先前形成的膜层(pre-layer films)具有很好的兼容性。
[0007]尽管HARP工艺具有上述优点，但通过HARP工艺形成的HARP层间介质层通常比较疏松、柔软，在通过化学机械研磨(CMP)工艺进行平坦化时容易产生凹陷缺陷，如图1所示，这种凹陷将给后段制程的金属互连提供不平坦的界面(interface)，同时，将会严重影响后续的接触孔工艺的形成，影响后续的接触互联(contact inter-connect1n)。
[0008]因此，需要提出一种新的形成HARP层间介质层的方法，在保证HARP层间介质层具有上述优点的同时，还能具有较高的密度和硬度，以避免在平坦化HARP层间介质层时产生凹陷缺陷。
【发明内容】
[0009]在通过HARP工艺填充半导体衬底上的间隙时，为了获得具有较高密度和硬度的HARP层间介质层，本发明提供了一种形成HARP层间介质层的方法，所述方法包括:
[0010]步骤S1:提供半导体衬底，所述半导体衬底上具有待填充的间隙；
[0011]步骤S2:利用含硅前驱物和含氧前驱物通过HARP工艺在所述间隙中沉积第一HARP层间介质层；
[0012]步骤S3:利用所述含氧前驱物的等离子体处理所述第一 HARP层间介质层；
[0013]步骤S4:多次重复所述步骤S2和S3，直至将所述间隙填满。
[0014]可选地，在所述步骤S4之后还包括:
[0015]步骤S5:以PECVD工艺在所述HARP层间介质层上覆盖等离子增强型层间介质层；以及
[0016]步骤S6:以CMP工艺去除所述等离子增强型层间介质层，并终止于所述HARP层间介质层表面。
[0017]可选地，在所述间隙中沉积所述第一 HARP层间介质层之前还包括:在所述间隙中预先沉积接触刻蚀停止层。
[0018]可选地，所述接触刻蚀停止层为氮化硅。
[0019]可选地，所述含硅前驱物为TE0S，且所述含氧前驱物为O30
[0020]可选地，所述第一 HARP层间介质层的沉积在300°C _500°C进行。
[0021]可选地，所述第一 HARP层间介质层的沉积在430°C进行。
[0022]可选地，利用所述含氧前驱物的等离子体处理所述第一 HARP层间介质层的时间为 80s_100s。
[0023]可选地，所述等离子增强型层间介质层由TEOS和O2通过PECVD工艺形成。
[0024]本发明的形成HARP层间介质层的方法，通过多次沉积HARP层间介质层，并在每次沉积之后用含氧前驱物的等离子体进行处理，不仅降低了沉积时的深宽比，降低了产生孔洞的可能性，而且使得最终形成的HARP层间介质层更致密、硬度更高，从而使得所述HARP层间介质层在进行后续的CMP平坦化时不会产生凹陷缺陷。
【附图说明】
[0025]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0026]附图中:
[0027]图1为常规的HARP层间介质层在通过CMP工艺平坦化时产生的凹陷缺陷；
[0028]图2为根据本发明一实施方式的形成HARP层间介质层的方法的流程图；
[0029]图3示出了在本发明的一实施例中用O3等离子体处理所述第一 HARP层间介质层时所引发的化学反应过程。
【具体实施方式】
[0030]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0032]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0033]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0034]在本发明中，术语“间隙”表示芯片内同层材料图形间的隔离区域，并可与术语“缝隙”或“线缝”互换；术语“孔洞”表示间隙填充后形成的材料内的隔离区域，并可与术语“空洞”或“空隙”互换。
[0035]半导体制造过程中，通常在经前端工艺制造的衬底上沉积层间介质层，为了获得可靠的器件性能，该层间介质层需要将衬底上半导体结构的间隙(包括栅极间隔、接触孔或通孔等)填满不留孔洞，也就是说，沉积的层间介质层要具有较高的填隙能力。
[0036]为达到较好的间隙填充效果，现有技术中，当工艺节点达到65nm以后，通常会采用HARP工艺沉积具有良好的填隙能力的HARP层间介质层。现有的HARP层间介质层形成方法中，通常是先一次性生长足够厚度的HARP层间介质层，再利用化学机械研磨方法将其平坦化。尽管通过现有的方法形成的HARP层间介质层具非常好的填缝能力，能够很好地填充高深宽比的间隙，以及显示有拉应力，能与先前形成的薄膜层很好地兼容，但通过HARP工艺形成的HARP层间介质层通常比较疏松、柔软，在通过CMP工艺进行平坦化时容易产生凹陷缺陷，如图1所示。这种凹陷将给后段制程的金属互连提供不平坦的界面，同时，将会严重影响后续的接触孔工艺的形成，影响后续的接触互联。
[0037]为此，本发明提出一种新的形成HARP层间介质层的方法，该方法在保证形成的HARP层间介质层具有上述优点的同时，还能具有较高的密度和硬度，以避免在平坦化HARP层间介质层时产生凹陷缺陷。
[0038]图2为根据本发明一实施方式的形成HARP层间介质层的方法的流程图，共包括S1-S4四个步骤，下面结合图2以及本发明的具体实施例对所述方法进行详细说明。
[0039]步骤S1:提供半导体衬底，所述半导体衬底上具有待填充的间隙。
[0040]本发明中所述半导体衬底可以是以下所提到的材料中的至少一种:S1、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它II1- V或I1-VI族化合物半导体。在此仅是描述了可以形成半导体衬底的几个示例，本领域的技术人员可以根据半导体衬底上形成的半导体器件选择所述半导体衬底的类型，所述半导体衬底的类型不构成对本发明的保护范围的限制。
[0041]本发明中所述待填充的间隙