对介电基板上以cctba为基础的cvd钴成核作用进行改良的表面处理的制作方法
【专利说明】对介电基板上从CCTBA为基础的CVD钻成核作用进行改良的表 面处理
[0001]戦 [000^ 领域
[0003] 本发明的实施方式一般设及半导体制造工艺的领域，更详言之，设及用于在介电 基板上形成触点金属层的方法。
[0004] 相关技术的描述
[0005] 半导体处理设及许多不同的化学与物理工艺，由此在基板上建立极微的集成电 路。构成集成电路的材料层是通过化学气相沉积(CVD)、物理气相沉积(PVD)、外延生长、与 类似工艺所建立。材料层中的一些层是使用光刻胶掩模与湿蚀刻或干蚀刻技术来图案化。 用于形成集成电路的基板可W是娃、神化嫁、憐化铜、玻璃、或其他适合材料。
[0006] 当特征尺寸变得愈来愈小，逻辑金属触点与后续金属互连层的截面尺寸快速减 少。CVD钻可用作为金属沉积技术W供如金属互连件的应用。常规地，钻薄膜生长于介电材 料上，该介电材料诸如是二氧化娃或低k电介质。使用有机金属前驱物不需要阻挡层，阻挡 层是用于利用W面化物为基础的化学物质的替代性金属CVD工艺中。然而，介电材料上的钻 层的培养(生长)是不良的，且造成非连续性生长。氮化铁(TiN)成核层可于CVD沉积钻层前 形成于介电材料上。然而，氮化铁不会在低于300°C的溫度下沉积于介电材料上。钻层是在 介于100°C至250°C之间的溫度下沉积。因此，可能要利用两个处理腔室W进行成核层与钻 层的沉积。
[0007] 所W，需要形成钻层的改良方法。
[000引遮述
[0009] 本发明的实施方式一般设及无须培养延迟而在介电材料上形成钻层的方法。在使 用CVD沉积钻层之前，介电材料的表面于100°C至250°C之间的溫度预处理。由于后续的CVD 钻工艺也在l〇〇°C至250°C之间的溫度执行，所W使用仅只一个处理腔室形成钻层。
[0010] -个实施方式中，公开一种用于形成金属互连件的方法。该方法包括下述步骤:将 基板放置于处理腔室中，在l〇〇°C至250°C之间的溫度预处理基板的表面，其中单层分子形 成于基板表面上，W及在预处理的表面上沉积金属层。
[0011] 另一实施方式中，公开一种连接多个处理腔室的传送室。该连接多个处理腔室的 传送室具有传送室、至少两个钻化学气相沉积腔室、至少一个物理气相沉积腔室、W及至少 一个等离子体增强化学气相沉积腔室。
[00。]附图简要说明
[0013] 通过参考实施方式(一些实施方式绘示于附图中），可得到上文简短总结的本发明 的更特定的描述，而可详细了解前述的本发明特征。然而，应注意附图仅绘示本发明的典型 实施方式，因此不应被视为限制本发明的范围，因为本发明可容许其他同等有效的实施方 式。
[0014] 图1绘示根据本发明一个实施方式的具有金属互连件形成在上面的基板的截面视 图。
[0015] 图2绘示根据本发明一个实施方式的沉积钻层的方法。
[0016] 图3是图表，显示CVD钻厚度与沉积时间之间的关系。
[0017] 图4是处理腔室的示意截面视图，该处理腔室可适于执行于本文公开的工艺。
[0018] 图5是多腔室处理系统的示意顶视图，该多腔室处理系统可适于执行于本文公开 的工艺。
[0019] 为助于了解，如可能则已使用同一标号指定各图共通的同一元件。应考虑一个实 施方式中公开的元件可有益地用于其他实施方式而无须特定记叙。
[0020] 具体描述
[0021] 本发明的实施方式一般设及无须培养延迟而在介电材料上形成钻层的方法。在使 用CVD沉积钻层之前，介电材料的表面于100°C至250°C之间的溫度预处理。由于后续的CVD 钻工艺也在l〇〇°C至250°C之间的溫度执行，所W使用仅只一个处理腔室形成钻层。
[0022] 参考图1，一些实施方式中，装置100可包括金属互连结构101，该金属互连结构101 可大体上包括基板102、介电层104、与金属层106。一些实施方式中，金属互连结构101可沉 积在基板102顶上或基板102内。运样的实施方式中，金属互连结构101可形成于特征结构 108内，该特征结构形成在例如介电层104中，而该介电层104设置在基板102上。
[0023] 基板10 2可为能够有材料沉积在上面的任何基板，诸如娃基板(例如结晶娃(例如 SKIOO〉或Si<lll〉）、氧化娃、应变娃、渗杂或非渗杂多晶娃、或类似物）、=五族化合物基 板、娃错（SiGe)基板、外延基板、绝缘体上覆娃（SOI)基板、显示器基板（诸如液晶显示器 化CD)、等离子体显示器、电致发光化L)灯显示器）、太阳能阵列、太阳能板、发光二极管 (LED)基板、半导体晶片、或类似物。
[0024] -些实施方式中，基板102可包括P型或n型区域，所述区域界定在基板102中（图中 未示）。基板102可包括其他结构或特征结构108,该其他结构或特征结构108至少部分形成 于该基板102中。例如，一些实施方式中，特征结构108(例如过孔、沟槽、双镶嵌特征结构、高 深宽比特征结构、或类似物)可通过任何适合的一或多个工艺(诸如蚀刻工艺)形成于介电 层104内。
[0025] 介电层104可含有二氧化娃或低k介电材料，诸如碳氧化娃材料或碳渗杂的氧化娃 材料。介电层104可经由任何适合提供具期望厚度的介电层104的工艺形成。适合的工艺可 包括CVD、PVD、原子层沉积(ALD)、与等离子体增强CVD(PECVD)。
[00%]金属层106是钻层且是使用CVD沉积。有机金属前驱物可用于CVD工艺，且有机金属 前驱物的一个范例是二钻六幾基叔下基乙烘（dicobalt hexacarbonyl tertbutyl acetylene，CCTBA)。WCCTBA为基础的CVD钻是在约100°C至约250°C的溫度沉积。为了最小 化钻层106中的杂质，处理溫度可W在125°C至175°C的范围内。常规地，成核层(诸如TiN层） 可首先沉积在介电层104上，而钻层106沉积在TiN层上。TiN不会于低于300°C的溫度下沉积 在介电层104上。Ti脚冗积的处理溫度远比钻沉积的处理溫度高，因此使用两个处理腔室于 任何使用钻作为金属互连材料的工艺，造成通过减少系统产量而损失产率。无 TiN成核层沉 积钻层106可能引发培养延迟。培养延迟(或生长延迟)意味钻层106的生长速率于沉积工艺 开始时相当缓慢。为了消除任何培养延迟，介电层104的表面在钻层106沉积于介电层104上 之前先经过预处理。
[0027]图2绘示根据本发明的一个实施方式的无须培养延迟而沉积钻层的方法200。在步 骤202,在将钻层106沉积进入特征结构108之前先预处理介电层104的表面。一个实施方式 中，预处理包括将介电层104于CVD钻沉积期间所用的工艺溫度下暴露至含铁的前驱物气 体。该前驱物气体可W是四（二甲胺基)铁(TDMAT)、四氯化铁(Ti(n4)、或类似物。介电层104 的表面于与CVD钻沉积溫度相同的溫度下暴露至前驱物气体，该溫度诸如为约100°C至约 250°C。一个实施方式中，预处理与CVD钻沉积具有相同的工艺溫度，范围从约125°C至约175 °C。在运些溫度范围，无 TiN层沉积;相反地，单层前驱物分子沉积在介电层104的表面上，包 括特征结构108内的介电层104的表面。
[0028] 另一实施方式中，用W氨或氮为基础的等离子体预处理介电层104的表面。等离子 体预处理也在CVD钻沉积期间所用的工艺溫度下执行。单层的氮分子形成于介电层104上。 另一实施方式中，既利用TDMAT暴露也利用氨或氮等离子体处理。TDMAT暴露可在氨或氮等 离子体处理前执行，或在氨或氮等离子体处理后执行。
[0029] 接着，在步骤204,钻层106沉积于介电层104上，包括特征结构108内的介电层104 上。钻层106是使用CVD工艺沉积，且该CVD工艺是在预处理工艺执行的腔室中执行。用于CVD 工艺中的前驱物可W是CCTBA，且钻层106可具有低于10纳米的厚度。预处理介电表面104消 除CVD钻沉积期间任何的培养延迟。此外，相较于未处理介电表面上形成的钻层，沉积在预 处理介电表面上的钻层106具有较低的电阻率。
[0030] 图3是图表300,显示针对无预处理、氨等离子体处理、及TDMAT暴露处理的CVD钻层 厚度与沉积时间之间的关系。如图表300所示，氨等离子体与TDMAT暴露处理皆造成沉积工 艺早期阶段较厚的钻层。
[0031] 图4是处理腔室400的示意截面视图，该处理腔室400可适于执行本文公开的工艺。 处理腔室400可W是CVD腔室，该CVD腔室适于执行预处理步骤202与CVD钻沉积步骤204,如 图2所描述。腔