一种半导体元胞结构和功率半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件和集成电路技术领域，特别是涉及一种高压低漂移区导通电阻的半导体元胞结构。
【背景技术】
[0002]目前半导体器件，尤其是高压硅功率器件，其承受耐压的漂移区击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，当然这不包括承受耐压的漂移区在器件导通时存在少子或非平衡双载流子调制的情况，如IGBT(英文全称:Insulated Gate Bipolar Transistor，翻译为:绝缘栅双极型晶体管)、PIN(P-1-N二极管)和GTO(英文全称:Gate Turn-Off Thyristor，翻译为:门控晶闸管)等器件。一般在100V以上的高压半导体硅器件中，很大一部分导通电阻都由该器件高压漂移区占据，这种情况随着工作电压的增加也越来越严重，这就是非调制型功率器件最著名的击穿电压2.5次方与漂移区导通电阻成正比的硅理论限制。
[0003]为了降低高压情况下非调制型功率器件漂移区导通电阻，近十几年来，业界针对传统的器件元胞结构提出了一些在保持击穿电压不变条件下降低导通电阻的方法和器件元胞结构，最著名的是基于RESURF二维电场原理和电荷平衡原则改进的超结(SuperJunct1n)结构的器件。其中，将该结构实现商业化的是英飞凌公司的名为CoolMOS?的VDMOS功率器件，这种器件通过多于3次的外延和相应次数的定位杂质注入形成近似平行电流流向的PN结，并严格要求这个PN结垂直电流方向上杂质总量相等和达到空间耗尽电荷平衡，如此才能充分地承受最高电压，同时还能降低电流流过漂移区所产生的压降，也才能较好地突破普通一维平行平面PN结漂移区导通电阻与耐压的2.5次方的理论限制，不过这种工艺实现方式的难度和成本都比较大。
[0004]此外，现有技术中还有众多基于超结理论的新的实现方法和等效结构技术方案，在这些技术中能够工业实现的方案主要是以深槽为特点的结构与方法，其中尤其以深槽后的倾斜注入和外延填充比较接近超结理论，同时又相对容易实施一点。
[0005]总的来说，所有的现有技术的核心都基于超结的二维理论，同时也符合RESURF原理，核心的要求是若要使得一块二维半导体某个方向上承受高于平行平面结电压，同时漂移区导通电阻还能降低，则需在平行电流方向的这块半导体侧面形成一个PN结，并且要求在器件承受高压时这个PN结两侧全耗尽且能够刚好达到电荷平衡，同时杂质浓度或者空间耗尽层电荷满足RESURF条件。极少数情况下可以使用氧化层等绝缘体中固定均匀电荷来替代不参与导电的前述PN结一侧空间耗尽层电荷。
[0006]以图1为例，来综合说明现有技术的特点及实现面临的问题或不足之处，图1为一个现有技术高压低导通元胞结构高度概括的示意图，如图所示，图中区域I为器件关断承受高压的漂移区，同时也是器件导通时的电流通道;区域6为器件有源区，可以是VDMOS的栅和沟道区，也可以简单的只是肖特基或高压PN结二极管结面区等器件主功能区；区域7为器件高压高掺杂区，可以是VMDOS的漏区，或者是作为肖特基、PN结二极管高掺杂、低电阻的高压电极区。
[0007]可以看出，图1中的有源区(即区域6)、漂移区(即区域I)和高压电极区(及区域7)构成此类高压功率器件的基本功能要素，它们正是基于普通一维平行平面PN结高压器件的可独立工作的基本核心结构，而漂移区I正是这类器件中高压与低导通电阻矛盾的焦点，因为此漂移区在反向时承受高压，而正向导通时成为电流的必然通路。
[0008]为了进一步提高器件性能，即更高电压同时更低导通电阻的性能，利用RESURF原理以及超结电荷平衡二维效应机理，现有的那些技术基本都采用了在图1增加电流侧边与漂移区I相反杂质类型的区域2，并且区域2与器件漂移区I形成所谓超结的基本方案，这种解决方案是基于超结理论，突破平行平面PN结导通电阻与耐压的2.5次方的理论限制的第一代高压功率半导体器件，CoolMOS?是这种结构的典型，并且已经商业实现的典型代表。
[0009]另外，少数现有技术方案还提出绝缘介质中电荷来等效和替代区域2，如图1中绝缘介质中电荷3。除了图1中区域1、区域2、区域3外，有些现有技术器件元胞结构还有一些次要的附加结构，如图1中的区域4和区域5，它们常常由多晶等半绝缘层和氧化层，氮化硅等绝缘层单独或者组合形成，多数情况下区域4是通过以深槽的工艺技术为特征来形成的，区域5—般是深槽4底部的一些结构的变形，一般情况下多数只有区域4，没有或不需要区域5。
[0010]不过，上述所涉及的现有技术方案在器件结构的工艺实现上存在以下一些困难或不足:
[0011]I)对于不存在区域4和区域5的器件元胞结构技术方案，区域I和区域2之间电荷平衡很难控制，一般地，根据RESURF原理，硅在100V?10000V电压范围里，区域I和区域2之间电荷平衡要求的电荷数面密度在I X 1012cm—2?2 X 112Cnf2范围内，电压越高要求越严格，其10%的变化仅仅为I X 111Cnf2?2X10nCm—2，这样的电荷控制，本行业内做过半导体的技术员都明白其控制难度，而就这样的变化量，对于800V左右的超结器件，将导致150V左右的变化。因此，实际商业化的器件一般都必须牺牲一点导通性能来权衡击穿与导通特性的矛盾，考虑到版图CD在工艺过程中的变化的影响也增加了超结器件的工艺实现难度。
[0012]2)对于存在区域4和区域5的器件元胞结构方案，与不存在区域4和区域5情况类似的，仍然存在区域I和区域2之间电荷平衡很难控制的问题，并且当区域4和(或)区域5存在绝缘介质时，一般不可避免还将引入绝缘介质层界面电荷或者绝缘介质内固定电荷，典型的如氧化层中固定氧化物电荷。对于较薄的氧化层固定电荷相对较少，对于20nm及以上的热氧化层其中的氧化物电荷一般在3 X 101()Cm—2?2 X 111Cnf2范围，当然工艺控制水平较好时，这种电荷是可控和重复性较好的。即便是这样，对于高压功率器件，其工作环境一般是比较恶劣的，难免遇到尖峰电压干扰，这容易引起氧化层电荷注入或者退化，使得超结失去电荷平衡并影响高压器件工作的稳定性。
[0013]3)对于极少数使用绝缘层中电荷替代图1中区域2与有源功能区域I形成超结的情况，一个方面仍然存在前述通常绝缘层特有的不确定电荷影响，另一方面，目前在绝缘层上使用的绝缘层电荷一般是使用金属铯(Cesium)，属于碱金属族，与半导体硅工艺兼容性很差。
[0014]4)另外，现有技术中以深槽为工艺特征相对比较容易实现的工艺方案，目前有两种方法，即大倾斜角离子注入和直接外延方法。
[0015]其中，大倾斜角可以利用离子注入较好的剂量精确性，但是倾斜角度的精度以及等效杂质面密度I X lO'm—2?I X 111Cnf2的精度也相当具有挑战性，并且如何满足现代平面集成工艺要求而封闭深槽，又不引起超结结构系统的电荷波动也是工艺实现的一个难题。若采用介质层封闭，介质绝缘层电荷的控制是个难点，且深槽底部多余的注入杂质电荷也需要小心处理，若采用多晶或单晶半导体外延则需要很好控制空间耗尽层或者单晶缺陷，否则将引起比较严重的反向漏电。
[0016]另外，直接外延的方法，一方面需要精确控制掺杂剂量，绝对控制精度在I?2X111cnT2杂质面密度以内，另一方面在深槽中外延生长单晶如何完美封闭掉深槽而不形成缺陷也是一个难题，否则同样引起严重的反向漏电。
[0017]综上所述，如何提供一种兼具耐压和低导通电阻的高压硅功率器件并且能够在制造工艺中更加容易实现，这就成了本领域技术人员所亟待解决的问题。
【发明内容】
[0018]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体元胞结构和功率半导体器件，用于解决现有技术在对功率半导体器件承受耐压的漂移区击穿电压和导通电阻进行优化时所存在的不足。
[0019]为实现上述目的或者其它相关的技术目的，本发明提供以下技术方案:
[0020]—种半导体元胞结构，至少包括:高掺杂半导体材料区；形成于所述高掺杂半导体材料区上的外延层；形成于所述外延层上的有源器件区；其中，在所述外延层上还有一深槽，于所述深槽内的侧壁上形成有介质绝缘层，且于所述深槽内填有半绝缘材料，所述半绝缘材料的上方形成有一与所述半绝缘材料接触的电极，所述半绝缘材料底部与所述高掺杂半导体材料区接触。
[0021]优选地，所述深槽垂直伸入于所述高掺杂半导体材料区内，这样可以使得电场分布最佳。
[0022]优选地，所述高掺杂半导体材料区与外延层可以为相同导电杂质类型。这是因为如