横向高压半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件技术，尤其涉及一种横向高压半导体器件的制作方法。
【背景技术】
[0002]横向高压半导体器件是功率集成电路中常用的器件，其高压端可以承受高电位，高压端可承受的最大电压称之为“击穿电压”。横向高压半导体器件导通时高压端与低压端之间的阻抗称之为“导通电阻”，对同一横向高压半导体器件而言，击穿电压越大越好，导通电阻越小越好。
[0003]横向高压半导体器件包括横向双扩散金属氧化物晶体管(Laterally DiffusedMetal Oxide Semiconductor,LDMOS)、横向绝缘極双极型晶体管(Lateral Insulated GateBipolar Transistor, LIGBT)等。按照导电类型,横向高压半导体器件可以分类为N型和P型。图1所示，是N型LDMOS的剖面结构意图。该LDMOS主要包括:轻掺杂的N型漂移区101和P型体区102、场氧化层103以及位于场氧化层103之上的靠近低压端104 —头的多晶硅场板105。当高压端106承受高电位时，由N型漂移区101和P型衬底107组成的PN结(纵向PN结)、以及由N型漂移区101和P型体区102组成的PN结(横向PN结)都反向偏置，空间电荷区展宽，分担该LDMOS两端的电位差。空间电荷区内的电场强度越大，其分担的电压越高；空间电荷区的宽度越大，其分担的电压越高；当空间电荷区之中任意一点的电场强度超过临界电场时，就会发生击穿。多晶硅场板105的作用在于减弱靠近低压端104 —头的场氧化层103边缘位置的电场强度。
[0004]如图1所示，为提高LDMOS的击穿电压，需降低N型漂移区101的掺杂浓度，这无疑会增加N型漂移区101的电阻率，导致LDMOS的导通电阻也增大，可见，击穿电压和导通电阻两者之间是互相矛盾的。
【发明内容】
[0005]本发明提供一种横向高压半导体器件的制作方法，以解决现有技术中提高横向高压半导体器件的击穿电压时，导通电阻也增大的问题。
[0006]本发明提供一种横向高压半导体器件的制作方法，包括:
[0007]在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，所述第一离子注入掺杂区的分布密度从所述横向高压半导体器件的高压端向所述横向高压半导体器件的低压端的方向上逐渐减小；
[0008]对所述衬底进行第一高温处理，以使各所述第一离子注入掺杂区形成第一扩散区；
[0009]在所述衬底上形成外延层；
[0010]在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区，所述第三扩散区位于所述低压端，所述第二扩散区覆盖所述第一扩散区且从所述第三扩散区靠近所述高压端的一侧起延伸至所述高压端，所述第二导电类型与所述第一导电类型相反。
[0011]如上所述的横向高压半导体器件的制作方法，优选地，所述高压端区域的所述第一离子注入掺杂区的分布密度是均匀的。
[0012]如上所述的横向高压半导体器件的制作方法，优选地，所述在第一导电类型的衬底表层，形成第二导电类型的各第一离子注入掺杂区，包括:
[0013]在所述第一导电类型的衬底表层，形成岛状的第二导电类型的各第一离子注入掺杂区。
[0014]如上所述的横向高压半导体器件的制作方法，优选地，各所述第一离子注入掺杂区的宽度为0.5微米至5微米，间隔为0.5微米至5微米。
[0015]如上所述的横向高压半导体器件的制作方法，优选地，所述在所述外延层的表层形成第二导电类型的第二扩散区包括:
[0016]在所述外延层的表层形成第二导电类型的第二离子注入掺杂区；
[0017]对所述衬底进行第二高温处理，以使所述第二离子注入掺杂区形成所述第二扩散区，且所述第一扩散区与所述第二扩散区连通。
[0018]如上所述的横向高压半导体器件的制作方法，优选地，所述第一高温处理和所述第二高温处理的工艺温度为1000摄氏度至1250摄氏度，工艺时间为60分钟至1200分钟。
[0019]如上所述的横向高压半导体器件的制作方法，优选地，所述形成第二导电类型的各第一离子注入掺杂区包括:
[0020]采用第一光刻和第一离子注入工艺在所述衬底表层形成所述第二导电类型的各第一离子注入掺杂区，所述第一离子注入工艺的剂量为IX112原子/平方厘米至IX 113原子/平方厘米。
[0021]如上所述的横向高压半导体器件的制作方法，优选地，所述在所述外延层的表层形成第二导电类型的第二离子注入掺杂区包括:
[0022]采用第二光刻和第二离子注入工艺在所述外延层的表层形成第二导电类型的第二离子注入掺杂区，所述第二离子注入工艺的剂量为5 X 111原子/平方厘米至5 X 112原子/平方厘米。
[0023]如上所述的横向高压半导体器件的制作方法，优选地，在所述外延层的表层形成第二导电类型的第二扩散区和第一导电类型的第三扩散区之后，还包括:
[0024]在所述第二扩散区上形成场氧化层；
[0025]在所述第二扩散区未形成所述场氧化层的区域和所述第三扩散区上形成栅氧化层；
[0026]在所述第三扩散区上形成栅极，所述栅极延伸并覆盖部分所述场氧化层。
[0027]如上所述的横向高压半导体器件的制作方法，优选地，若所述第一导电类型为N型，则所述第二导电类型为P型，或者若所述第一导电类型为P型，则所述第二导电类型为N型。
[0028]由上述技术方案可知，本发明提供的横向高压半导体器件的制作方法，由于各第一离子注入掺杂区可以通过光刻形成，因此，在高压端的下方，可以在形成第一离子注入掺杂区的工艺过程中调整光刻掩模版上的相邻的第一离子注入掺杂区的间隔距离，以实现对高压端下方的第一扩散区的掺杂浓度的调整，从而达到调整第一扩散区与衬底之间的PN结的击穿电压之目的，进而避免通过降低第一扩散区的整体掺杂浓度来提升高压端与衬底之间的击穿电压，且高压端承受高电位时，可在水平方向形成强度分布比较均匀的电场，进一步地，尽量避免击穿电压和导通电阻两者之间的矛盾。
【附图说明】
[0029]图1为现有技术中N型LDMOS的剖面结构意图；
[0030]图2A-2H为本发明一实施例的横向高压半导体器件的各个步骤的结构示意图。
【具体实施方式】
[0031]本实施例提供一种横向高压半导体器件的制作方法。如图2A-2H所示，为根据本实施例的横向高压半导体器件的制作方法的流程示意图。
[0032]如图2A所示，为在衬底上形成各第一离子注入掺杂区的俯视示意图；如图2B所示，为在衬底上形成各第一离子注入掺杂区的剖面示意图。
[0033]本实施例中，在第一导电类型的衬底201表层，形成第二导电类型的各第一离子注入掺杂区202，第一离子注入掺杂区202的分布密度从横向高压半导体器件的高压端2011向横向高压半导体器件的低压端2012的方向上逐渐减小。
[0034]本实施例的第一导电类型和第二导电类型均可以为N型或P型，且两者的导电类型相反，即第一导电类型和第二导电类型不同。具体地，若第一导电类型为N型，则第二导电类型为P型，或者若第一导电类型为P型，则第二导电类型为N型。
[0035]此外，本实施例的横向高压半导体器件的高压端2011和低压端2012指的是预设区域，即要将横向高压半导体器件一端制作为高压端，另一端制作为低压端。本实施例的横向高压半导体器件制作完成后，即可在预设的高压端区域形成高压端2011，预设的低压端区域形成低压端2012。
[0036]本实施例中，各第一离子注入掺杂区202的分布密度从高压端2011到低压端2012逐渐减小。各第一离子注入掺杂区202呈岛状分布在衬底201的表层上。S卩，在第一导电类型的衬底201表层，形成第二导电类型的各第一离子注入掺杂区202具体可以包括:在第一导电类型的衬底201表层，形成岛状的第二导电类型的各第一离子注入掺杂区202。
[0037]可选地，本实施例的各第一离子注入掺杂区202的形状可以为矩形、正方形、圆形、菱形等各种形状，本实施例中不作限定。各第一离子注入掺杂区202的形状可以相同，也可以不同。可选地，各第一离子注入掺杂区202的宽度为0.5微米至5微米，间隔为0.5微米至5微米。具体地，采用第一光刻和第一离子注入工艺在衬底201表层形成第二导电类型的各第一离子注入掺杂区202，第一离子注入工艺的剂量为I X 112原子/平方厘米至I X 113原子/平方厘米。
[0038]可选地，在高压端2011区域的第一离子注入掺杂区202的分布密度是均匀的。
[0039]如图2C所示，对衬底201进行第一高温处理，以使各第一离子注入掺杂区202形成第一扩散区203。
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