金属互连结构的形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其是涉及一种金属互连结构的形成方法。
【背景技术】
[0002] 随着集成电路（简称IC)制造技术的飞速发展，传统集成电路的工艺节点逐渐减 小，集成电路器件的尺寸不断缩小，在一片晶圆上，半导体元件的数量不断增加，为此集成 电路制备工艺不断革新W提高集成电路器件的性能。
[0003] 如为了满足半导体元件数量增多要求，在一片晶圆上通常形成多层结构的半导体 元件，而相邻层的半导体元件通过金属互连结构实现电连接，从而在特定面积的芯片上增 加半导体元件数量，W提高半导体器件的集成度。
[0004] 参考图1，示出了现有技术多层结构半导体器件的制造方法的示意图，所述制造方 法包括：
[0005] 提供半导体衬底10,所述半导体衬底10内形成有晶体管（图中未显示）和金属 互连结构等半导体元件；之后在半导体衬底10上形成第一介质层11，在所述第一介质层11 内形第一沟槽12,并向所述第一沟槽12内填充铜等导电材料，形成第一导电插塞121或是 金属互连线，用于形成金属互连结构。
[0006] 所述第一导电插塞121与第一介质层11内的半导体元件电连接；之后再于所述第 一介质层内上形成与所述导电插塞11连接的半导体元件（图中未显示）后，再与第一介质 层11上形成第二介质层13,重复上述在第一介质层11内形成第一导电插塞121和互连线 的过程，在所述第二介质层13内形成第二导电插塞14 W及互连线……依此重复，从而在同 一半导体衬底上形成多层结构的半导体元件。
[0007] 然而，在金属互连结构制备的实际工艺中，结合参考图2, W所述第一插塞121为 例，在向第一介质层11的第一沟槽12内填充导电材料122时，会在所述第一沟槽12内的 导电材料中形成空隙15,所述空隙15会导致后续形成的第一导电插塞121被断开、电阻过 高，W及电迁移失效等缺陷（互连线中同样存在上述缺陷），从而降低半导体器件的性能。
[0008] 尤其是随着集成电路的工艺节点不断减小，开设于介质层内的沟槽的深宽比增 加，形成空隙占导电插塞内的空间比例逐渐增加，对于导电插塞的性能影响越发严重。
[0009] 为此，如何进一步提高金属互连结构的性能，W提高半导体器件的性能是本领域 技术人员亟需解决的问题。
【发明内容】
[0010] 本发明解决的问题是提供一种金属互连结构的形成方法，W提高金属互连结构的 性能。
[0011] 为解决上述问题，本发明所提供的金属互连结构的形成方法，包括：
[0012] 提供半导体基底；
[0013] 在所述半导体基底内形成沟槽；
[0014] 在所述沟槽的侧壁和底部形成金属巧晶层；
[0015] 在所述金属巧晶层表面形成遮挡层；
[0016] 去除位于所述沟槽底部的所述遮挡层，保留所述沟槽侧壁上的所述遮挡层，W露 出所述沟槽底部的金属巧晶层；
[0017] 在露出的金属巧晶层上形成填充所述沟槽的金属层，W形成导电插塞。
[0018] 可选地，所述金属巧晶层为铜巧晶层，所述金属层为铜层。
[0019] 可选地，所述金属巧晶层的厚度为20~100纳米。
[0020] 可选地，所述遮挡层为绝缘遮挡层。
[0021] 可选地，所述遮挡层的材料的电阻率大于或等于100欧姆.厘米。
[0022] 可选地，所述遮挡层的材料为氮化铁或氮化粗。
[0023] 可选地，所述遮挡层的形成方法为物理气相沉积法或是原子层沉积法。
[0024] 可选地，所述遮挡层的厚度为5~50埃。
[00巧]可选地，采用离子轰击法去除位于所述沟槽底部的所述遮挡层。
[0026] 可选地，所述离子轰击法包括W氮等离子体、氮等离子体或是氛等离子体进行离 子轰击。
[0027] 可选地，所述离子轰击法的工艺参数为；轰击偏压为500~1500V，功率为200~ 500W，温度为0~30(TC，气体流量为4~lOOsccm，气压为0. 5~lOtorr。
[0028] 可选地，在露出的金属巧晶层的上形成金属层的工艺为电化学电锥法。
[0029] 可选地，在形成沟槽后，形成所述金属巧晶层前，所述金属互连结构的形成方法还 包括：
[0030] 在所述沟槽的侧壁和底部形成扩散阻挡层。
[0031] 可选地，扩散阻挡层的厚度为10~100埃。
[0032] 可选地，所述扩散阻挡层的材料为粗或氮化粗。
[0033] 可选地，所述扩散阻挡层的形成方法为物理气相沉积法或是原子层沉积法。
[0034] 可选地，所述沟槽的深宽比在1:1~10:1的范围内。
[0035] 可选地，所述沟槽的宽度小于或等于20纳米，深度在20~200纳米的范围内。
[0036] 可选地，在所述金属巧晶层上继续形成金属层后，所述金属互连结构的形成方法 还包括：
[0037] 采用化学机械研磨去除位于所述半导体基底表面的金属层和金属巧晶层，露出所 述半导体基底表面；
[0038] 化学机械研磨之后进行退火工艺。
[0039] 与现有技术相比，本发明的技术方案具有W下优点：
[0040] 在半导体基底的沟槽的侧壁和底部形成金属巧晶层后，在所述金属巧晶层表面形 成遮挡层；之后在去除所述沟槽底部的遮挡层，露出所述沟槽底部的金属巧晶层，而保留覆 盖于所述沟槽侧壁的遮挡层后，在露出所述沟槽底部的金属巧晶层上继续形成金属层。其 中在所述金属巧晶层上继续形成金属层过程中，因为所述沟槽侧壁上覆盖有遮挡层，所述 遮挡层起到遮挡作用，无法在所述沟槽的侧壁上继续形成金属层，因而只能由所述沟槽底 部露出的金属巧晶层上，由下至上逐渐形成金属层，直至填充满所述沟槽，从而可有效减少 沟槽侧壁上形成的金属层而致使沟槽的开口过早闭合的问题，进而减少金属层中形成空隙 的缺陷，W提高后续形成于所述沟槽内的金属互连结构的性能和后续形成的半导体器件的 性能。
【附图说明】
[0041] 图1和图3为现有的导电插塞形成工艺的结构示意图；
[0042] 图4至图10是本发明金属互连结构的形成方法一实施例的示意图。
【具体实施方式】
[0043] 正如【背景技术】中所述，采用现有工艺，在介质层内形成金属互连结构的过程中，会 在导电插塞和互连线内形成较大体积的空隙，从而降低的金属互连结构的性能。尤其是随 着集成电路的工艺节点不断减小，形成于介质层内用于形成金属互连结构的沟槽的深宽比 增加，使得形成于金属互连结构内的空隙占导电插塞和互连线的空间比例逐渐增加，送对 导电插塞W及互连线的性能影响越发严重。分析空隙产生的原因：
[0044] 现有工艺中，多采用铜作为金属互连结构的材料，参考图3,向所述第一沟槽12内 填充铜的步骤包括；先采用物理气相沉积（Physical Vapor Deposition, PVD)在第一介质 层11表面，W及第一沟槽12的侧壁和底面形成巧晶层124,之后再采用电化学电锥工艺 巧Iectro chemical plating,简称ECP)在所述巧晶层124基础上形成填充满所述第一沟 槽12的铜材料。
[0045] 但采用PVD工艺在所述第一介质层11表面，W及第一沟槽12的侧壁和底面沉积 巧晶层124过程中，铜较易堆叠在所述第一沟槽12的开口处，从而在所述第一沟槽12的开 口处形成朝向第一沟槽12中必的凸起124,从而减小了第一沟槽12开口尺寸。
[0046] 后续W电化学电锥工艺在巧晶层124上生长铜W填充满所述第一沟槽12的过程 中，铜由所述第一沟槽12的底部的巧晶层124向上生长，同时还由第一沟槽12侧壁的巧晶 层124向第一沟槽12中必生长，基于在第一沟槽12的开口处形成有凸起124,使得所述第 一沟槽12开口尺寸小于所述第一沟槽12内部的尺寸，致使由所述凸起124向第一沟槽12 中必生长的铜层在第一沟槽12内部还未填充满铜的情况下，造成第一沟槽12便过早闭合， 从而在第一沟槽12的导电材料内形成如图2所示的空隙15。进而影响后续形成的导电插 塞的性能。
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