具有金属-绝缘体-硅接触件的存储器件和集成电路器件的制作方法
【技术领域】
[0001]本发明构思的各实施例涉及这样的集成电路器件(例如，存储器件)，即，在该器件中堆叠了相对于硅衬底具有较小的导带带阶的低电阻绝缘层以及位于硅衬底和绝缘层之间的导电金属，从而可保证工艺裕度，可减小接触电阻并且尽可能使泄漏电流最小化。
【背景技术】
[0002]随着增加存储器件(例如，DRAM)中的集成度的趋势，布置在存储单元中的图案已被进一步小型化。
[0003]具体地，当用多晶硅来形成将晶体管电连接至电容的隐埋接触件时，较小尺寸的隐埋接触件会导致出现缺陷，例如裂缝缺陷、多晶空隙、多晶硅的掺杂浓度不足。
[0004]为了改善这一问题，已经有人提出了许多不同的技术。
【发明内容】
[0005]—种存储器件可以包括:在衬底中具有源极/漏极区的有源区、与有源区交叉的栅线、与所述源极/漏极区的上表面接触的低电阻绝缘层以及位于所述源极/漏极区的上表面上的接触件。所述接触件可与所述低电阻绝缘层接触，并且可包括导电金属。该器件还可包括电连接至所述接触件的存储电容。
[0006]—种存储器件可以包括:衬底、在衬底中具有第一源极/漏极区和第二源极/漏极区的至少一个有源区、与有源区交叉的栅线、与第一源极/漏极区接触的第一低电阻绝缘层、与第一低电阻绝缘层接触且包括导电金属的位线插塞、与位线插塞接触且与栅线交叉的位线、与第二源极/漏极区接触的第二低电阻绝缘层以及与第二低电阻绝缘层接触且包括导电金属的隐埋接触件。
[0007]—种存储器件可以包括:具有源极/漏极区的衬底、与源极/漏极区接触的低电阻绝缘层，以及与低电阻绝缘层接触且包括导电金属的棒形接触电极。
[0008]—种集成电路器件可以包括:衬底中的有源区、有源区中的栅电极、与有源区中的栅电极的一侧相邻的源极/漏极区，以及位于有源区上的层间绝缘层。所述源极/漏极区可包括经掺杂的半导体材料，所述层间绝缘层可包括暴露出源极/漏极区的上表面的凹进。该器件还包括位于所述凹进中且包括第一金属的导电插塞，以及位于凹进中且包括第二金属的绝缘层。所述绝缘层可在源极/漏极区的上表面与导电插塞的下表面之间延伸，并且可以接触经掺杂的半导体材料。
【附图说明】
[0009]通过参照示出了本发明构思的各实施例的附图，将对本发明构思的以上及其他特征和优势进行讨论。在不同的视图中，相同的附图标记始终表示相同的部分。附图无需符合比例，而是着重于说明本发明构思的原理。在附图中:
[0010]图1是根据本发明构思的一些实施例的存储器件的单元区域和外围区域的平面图；
[0011]图2A、图2B和图2C是存储器件分别沿着图1中的线1_1’、线11-11’和线Ill-1ll’的截面图；
[0012]图3A是示出金属-半导体(MS)接触件和金属-绝缘体-半导体(MIS)接触的电阻率的曲线图，这些接触件的肖特基势皇高度(SBH)根据各自掺杂浓度而有所不同；
[0013]图3B是示出接触电阻率根据绝缘材料层的厚度而变化的曲线图；
[0014]图3C是根据本发明构思的一些实施例示出根据绝缘材料层的厚度的MIS接触件的接触电阻特性的曲线图；
[0015]图4A和图4B是存储器件沿着图1的线1_1’和线I1-1I’的截面图，图4C是该存储器件沿着图1的线in-1n’的截面图；
[0016]图5A是图2A中的局部Fl的放大图，图5B是图4A中的局部F2的放大图；
[0017]图6A和图6B是图2A中的局部F3的放大图；
[0018]图6C是示出隐埋接触件、接合焊盘和第一存储电极的布置的平面图；
[0019]图7A、图8A、图9A、图1OA和图1lA是存储器件沿着图1的线1-1’的截面图，图7B、图8B、图9B、图1OB和图1lB是该存储器件沿着图1的线11-11’的截面图，图8C、图9C、图1OC和图1lC是该存储器件沿着图1的线II1-1II’的截面图；
[0020]图12A、图13A和图14A，图12B、图13B和图14B，以及图13C和图14C分别是存储器件沿着图1中的线1-1’、线11-11’和线II1-1II’的截面图；
[0021]图15是包括根据本发明构思的一些实施例的存储器件的模块；
[0022]图16是包括根据本发明构思的一些实施例的存储器件的电子系统的框图；以及
[0023]图17是包括根据本发明构思的一些实施例的存储器件的电子系统的示意性框图。
【具体实施方式】
[0024]现在将结合示出了部分实施例的附图，更加全面地描述多种不同的实施例。然而，可以按照不同的方式实施这些发明构思，而不应将这些发明构思理解为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开是彻底和完整的，并且向本领域的技术人员充分传达本发明构思。
[0025]本文所使用的数据仅用于描述特定的实施例，而非旨在限定本发明构思。如本文所使用的那样，除非在上下文中另外明确表示，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。应当理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书时，其指示了存在所陈述的特征、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、步骤、操作、元件、部件和/或它们的组。
[0026]应当理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，所述一个元件或层可以直接位于另一元件或层上、直接连接或耦接至另一元件或层，也可以存在中间元件或中间层。与之相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，则不存在中间元件或中间层。如本文所使用的那样，术语“和/或”包括所列相关项目中的一个或多个的任意和所有组合。
[0027]为了便于描述，本文可以使用空间相对术语，诸如“之下”、“位于……下方”、“下部”、“位于……上方”、“上部”等，来描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解，空间相对术语旨在涵盖在使用中或操作中的器件除了附图所示的指向之外的不同的指向。例如，如果附图中的器件被翻转，则被描述为“位于”其他元件或特征“下方”或者其他元件或特征“之下”的器件将指向为“位于”其他元件或特征“上方”。因此，术语“位于……下方”可以涵盖“位于……上方”和“位于……下方”这两个指向。可以对器件另外地进行指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。
[0028]下面将参照作为理想示图的截面图和/或平面图描述本发明构思的部分实施例。在附图中，为了有效描述技术内容，放大了层和区域的厚度。可以通过制造技术和/或公差修改各实施例的形式。因此，本发明构思的各实施例并非旨在限于示出的具体形式，而是包括根据制造过程而产生的各种形式的修改。例如，示为具有直角的刻蚀区可以是圆形或者具有特定的曲率。因此，在附图中示出的区域可以具有概述属性，并且各区域的形状被示为器件的各区域的特定形式，而非旨在限定本发明构思的范围。
[0029]在本文中，相同的附图标记在附图中表示相同的元件。因此，虽然并未在某一附图中提及或描述相同的附图标记或相似的附图标记，但是将参照其他附图对它们进行描述。此外，虽然并未示出附图标记，但是将参照其他附图对其进行描述。
[0030]在本文中，可以相对地使用诸如“前侧”和“后侧”之类的术语，以便易于理解本发明构思。相应地，“前侧”和“后侧”不会表示任何特定的方向、位置或部件，而是能够可交换地进行使用。例如，“前侧”可被解释为“后侧”，反之亦然。此外，可以将“前侧”表示为“第一侧面”，并将“后侧”表示为“第二侧面”，反之亦然。然而，在同一个实施例中不能可交换地使用“前侧”和“后侧”。
[0031]术语“附近”旨在表示两个或两个以上的部件中的一个位于相对靠近另一个特定元件的邻近区域内。例如，应当理解，当第一末端在第一侧附近时，第一末端可以比第二末端更靠近第一侧，或者第一末端可以更靠近第一侧而非更靠近第二侧。
[0032]图1是根据本发明构思的一些实施例的存储器件的单元区域和外围区域的平面图。
[0033]参照图1，根据本发明构思的一些实施例的存储器件100可包括衬底102、栅线叠层108、位线插塞114、位线叠层BLS、隐埋接触件138、外围栅电极叠层PGS以及源极/漏极接触件146。
[0034]衬底102可以包括单元区域CA和外围区域PA。衬底102可以包括硅衬底或锗硅衬底。单元区域CA可以包括棒形有源区AA和器件隔离区DI，每个器件隔离区DI对有源区AA进行分隔。此外，外围区域PA可以包括外围有源区PAA和外围器件隔离区Η)Ι。
[0035]在单元区域CA中，栅线叠层108可以沿着第一方向延伸穿过有源区AA和器件隔离区DI，并可以在垂直于第一方向的第二方向上彼此分离。位线叠层BLS可以沿着第二方向延伸，并可以在第一方向上彼此分离。可以将栅线叠层108隐埋在衬底102中。位线叠层BLS可以电连接至位线插塞114。位线叠层BLS和位线插塞114可以分离地形成，或者可以一体化地形成。在一些实施例中，位线叠层BLS和位线插塞114可以具有整体结构，从而彼此相连。可以在被两个相邻的位线叠层BLS和两个相邻的栅线叠层108包围的区域中形成隐埋接触件138。在平面图中，每个隐埋接触件138可以具有矩形。
[0036]在外围区域PA中，可以形成外围栅电极叠层PGS，使其与外围有源区PAA交叉，并在外围有源区PAA不接触外围栅电极叠层PGS的部分中形成源极/漏极接触件146。与源极/漏极接触件146接触的外围有源区PAA可以是掺杂有杂质的外围源极/漏极区PSD。此外，可以在外围源极/漏极区PSD中形成硅化物层。例如，可在开关器件中包含外围栅电极叠层PGS、具有外围源极/漏极区PSD的外围有源区PAA以及源极/漏极接触件146。
[0037]由于存储器件100的集成度较高，因此在由多晶硅形成的隐埋接触件138中会出现若干缺陷。例如，隐埋接触件138可能包括含有杂质的多晶硅，因而随着隐埋接触件138的尺寸减小，会出现裂缝缺陷、多晶空隙、杂质浓度不足等问题。
[0038]下面，将参照图2A至图2C描述根据本发明构思的部分实施例的存储器件。
[0039]图2A、图2B和图2C是存储器件分别沿着图1中的线1_1’、线11-11’和线IH-1ir的截面图。
[0040]参照图1、图2A、图2B和图2C，根据本发明构思的一些实施例的存储器件10a可包括衬底102，该衬底包括单元区域CA和外围区域PA。单元区域CA可包括栅线叠层108、位线插塞114、位线叠层BLS、低电阻绝缘层134、隐埋接触件138以及与隐埋接触件138接触的存储电容SC。外围区域PA可包括外围栅电极叠层PGS和源极/漏极接触件146。
[0041]单元区域CA可包括有源区AA以及限定了有源区AA的边界的器件隔离区DI。在一些实施例中，器件隔离区DI可以围绕有源区AA。可以通过使衬底102的表面凹进来形成沟槽T，并且隔离层106可以填充器件隔离区DI中的沟槽T。例如，有源区AA可以具有沿着一个方向延伸的棒形，并且可以将所述棒形的有源区AA布置在单元区域CA中以具有恒定的梯度。例如，有源区AA可以包括位于有源区AA中心的第一源极/漏极区SDl以及分别位于第一源极/漏极区SDl —侧和另一侧的第二源极/漏极区SD2。衬底102可以包括例如硅衬底或锗硅衬底。隔离层106可以包括例如氧化硅(S12)。