半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种半导体器件。
【背景技术】
[0002]横向高压半导体器件是功率集成电路中常用的器件，具体包括横向双扩散金属氧化物晶体管(LDMOS)、横向绝缘栅双极型晶体管(LIGBT)、横向隔离结等。横向高压半导体器件的高压端可以承受高电位(高电压)，是通过其中的耐压缓冲层实现的。以横向双扩散金属氧化物晶体管(LDMOS)为例，其漏端(高压端)可以承受相对于源端(低压端)及衬底的高电压，是通过其漏端与源端之间的缓冲层、及漏端与衬底之间的缓冲层实现的。通常而言，对耐压缓冲层结构的考量指标包括:击穿电压和导通电阻，其中，击穿电压越大越好，导通电阻越小越好。
[0003]图1为现有的半导体器件的剖面结构示意图，具体的，该半导体器件为N型横向高压器件，如图1所示，所述器件包括:轻掺杂的N型漂移区，以及位于场氧化层之上的靠近低压端一头的多晶硅场板。当高压端承受高电位时，由N型漂移区和P型衬底组成的PN结(纵向PN结)、以及由N型漂移区和P型体区组成的PN结(横向PN结)都反向偏置，空间电荷区展宽，分担其两端的电位差。空间电荷区内的电场强度越大，其分担的电压越高；空间电荷区的宽度越大，其分担的电压越高；当空间电荷区之中任意一点的电场强度超过临界电场时，就会发生击穿，且PN结的掺杂浓度越大，则PN结的击穿电压越小。如图1所示，为提高纵向PN结的击穿电压，通常采用的方法是降低N型漂移区的掺杂浓度，但这无疑会增大器件的导通电阻。
【发明内容】
[0004]本发明提供一种半导体器件，用于解决基于现有的器件结构，在提高器件击穿电压时，导通电阻会变大的问题。
[0005]本发明提供一种半导体器件，包括:第一导电类型的衬底1、位于所述衬底I表层的第二导电类型的第一掺杂区2、位于第一掺杂区2中的第一导电类型的若干个第二掺杂区3、以及位于衬底I表层的第一导电类型的第三掺杂区4 ;其中，所述第一导电类型与所述第二导电类型相反；
[0006]第三掺杂区4位于所述器件的低压端，第一掺杂区2从第三掺杂区4靠近所述高压端的一侧起延伸至所述高压端，第二掺杂区3位于所述器件的高压端。
[0007]可选的，所述器件还包括:位于半导体衬底I和第一掺杂区2交界区域的第一导电类型的若干个第四掺杂区5 ;
[0008]第四掺杂区5的分布密度从所述低压端的区域向所述高压端的区域递减。
[0009]可选的，所述高压端的下方未设有第四掺杂区5。
[0010]可选的，所述器件还包括:位于所述衬底I表面上的场氧化层6，所述场氧化层6位于所述高压端和所述低压端之间。
[0011]可选的，所述器件还包括:覆盖场氧化层6靠近所述低压端的边缘区域的多晶硅层7，所述多晶硅层7还延伸覆盖所述衬底I的表面。
[0012]可选的，各所述第二掺杂区3的尺寸相同，且各所述第二掺杂区3呈等间隔排布。
[0013]可选的，有至少一个所述第二掺杂区3位于所述场氧化层6靠近所述高压端的边缘区域的下方。
[0014]可选的，所述第四掺杂区5呈岛状分布。
[0015]可选的，所述第四掺杂区5的宽度为0.5?5微米，各所述第四掺杂区5之间的距离为0.5?5微米。
[0016]可选的，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
[0017]本发明提供的半导体器件，包括位于器件低压端的第三掺杂区，从第三掺杂区靠近所述高压端的一侧起延伸至所述高压端的第一掺杂区，位于器件高压端且位于所述第一掺杂区中的第二掺杂区，其中，所述第一掺杂区与所述第二掺杂区的导电类型相反，基于上述结构，利用所述第一掺杂区和所述第二掺杂区形成的若干个横向的PN结，当高压端承受高压时，所述横向的PN结处于反向偏置状态，空间电荷区横向展宽，承担高压端与衬底之间的电位差，无需通过降低第一掺杂区的掺杂浓度提高器件反向特性，在提高器件耐压特性的基础上，保证器件的导通电阻不会变大。
【附图说明】
[0018]图1为现有的半导体器件的剖面结构示意图；
[0019]图2为本发明实施例一提供的半导体器件的剖面结构示意图；
[0020]图3为本发明实施例二提供的半导体器件的剖面结构示意图；
[0021]图4为本发明实施例二提供的半导体器件的俯视结构示意图。
【具体实施方式】
[0022]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
[0023]图2为本发明实施例一提供的半导体器件的剖面结构示意图，如图2所示，所述器件包括:
[0024]第一导电类型的衬底1、位于衬底I表层的第二导电类型的第一掺杂区2、位于第一掺杂区2中的第一导电类型的若干个第二掺杂区3、以及位于衬底I表层的第一导电类型的第三掺杂区4 ;其中，第一导电类型与第二导电类型相反；
[0025]第三掺杂区4位于器件的低压端，第一掺杂区2从第三掺杂区4靠近高压端的一侧起延伸至高压端，第二掺杂区3位于器件的高压端。
[0026]其中，各第二掺杂区3的尺寸可以相同，且各第二掺杂区3可以呈等间隔排布。
[0027]具体的，在本实施例中，第一掺杂区2和第二掺杂区3，组成若干个横向的PN结，当所述高压端承受高电位时，这些PN结都反向偏置，空间电荷区横向展宽，承担起高压端与衬底I之间的电位差。
[0028]其中，所述衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗SiGe，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。在实际应用中，半导体衬底具体还可以为在半导体上生长了一层或多层半导体薄膜的外延片。
[0029]在实际应用中，在半导体中掺入杂质元素通常为五族元素或三族元素，则可使其导电。并且，按照其导电类型，可将其分为N型半导体和P型半导体，具体的，掺入了五族元素的半导体，为N型半导体，掺入了三族元素的半导体，为P型半导体。如果在同一半导体中既掺入了五族元素也掺入了三族元素，则半导体的导电类型表现为掺杂浓度较高的那一种掺杂元素。进一步的，半导体中的掺杂浓度越高，其电阻率越小。N、P型半导体可组成PN结。此外，场氧化层覆盖的区域称之为“场区”，场区之外的区域称之为“有源区”。
[0030]可选的，在本实施例中，所述第一导电类型可以为N型，则所述第二导电类型为P型；或者，所述第一导电类型可以为P型，则所述第二导电类型为N型。
[0031]具体的，当所述第一导电类型为P型，所述第二导电类型为N型，则所述高压端可承受正的高电位，当所述第一导电类型为N型，所述第二导电类型为P型，则所述高压端可承受负的高电位。
[0032]可选的，为了进一步提高器件的击穿电压，所述器件还可以包括:
[0033]位于衬底I和第一掺杂区2交界区域的第一导电类型的若干个第四掺杂区；
[0034]所述第四掺杂区的分布密度从低压端的区域向高压端的区域递减。
[0035]具体的，所述高压端的下方未设有第四掺杂区5，从而进一步提高器件的耐压特性。
[0036]再具体的，第四掺杂区可以呈岛状分布。再具体的，所述第四掺杂区的宽度可以为0.5?5微米，各所述第四掺杂区之间的距离为可以为0.5?5微米，可以基于该范围，实现其分布密度从低压端的区域向高压端的区域递减。
[0037]具体的，第一掺杂区2和若干所述第四掺杂区组成若干个PN结，当高压端承受高电位时，这些PN结都反向偏置，空间电荷区纵向展宽，一方面可减弱靠近低压端一头的场氧化层边缘位置的电场强度，另一方面，可使第一掺杂区内部从高压端至低压端整个区间内电场强度分布比较均匀，从而进一步提高击穿电压。
[0038]在实际应用中，为了形成所述器件的场区，所述器件还包括:位于衬底I表面上的场氧化层6，场氧化层6位于所述高压端和所述低压端之间。
[0039]可选的，在本实施例中，还可以有至少一个第二掺杂区3位于场氧化层6靠近所述高压端的边缘区域的下方。
[0040]本实施方式通过在场氧化层6靠近所述高压端的边缘区域的下方设置第二掺杂区3，减弱靠近所述高压端一头的场氧化层边缘位置的电场强度，避免提前击穿，提高器件的反向耐压特性。
[0041]可选的，所述器件还可以包括:覆盖场氧化层6靠近低压端的边缘区域的多晶硅层7，多晶硅层7还延伸覆盖衬底I的表面。本实施方式中，通过设置多晶硅层，可以减弱靠近所述低压端一头的场氧化层边缘位置的电场强度，防止击穿，提高器件的耐压特性。
[0042]为了更好的理解本方案，现将本方案的机理阐述如下:在本实施例中，在第一掺杂区2的高压端一头，设置若干个第二掺杂区3，第一掺杂区2和若干个第二掺杂区3，即可组成若干个横向的PN结，当所述高压端承受高电位时，这些PN结都反向偏置，空间电荷区横向展宽，承担起所述高压端与衬底I之间的电位差。本实施例通过展宽横向PN结的空间电荷区来实现纵