堆叠围栅纳米线制造方法
【技术领域】
[0001]本发明涉及集成电路领域中的新型器件制造方法，更具体地说，涉及一种硅基堆叠围栅纳米线制造方法。
【背景技术】
[0002]自进入22nm技术节点以来，新型器件结构的研究一直是纳米器件领域的热点。当前研发的主流趋势是多栅M0SFET，即通过增加栅的数量来提高栅控能力，使器件电流驱动能力更强，对短沟道效应抑制能力更好，多栅MOSFET是解决面向未来尺寸微缩时出现的各种冋题最有效的途径。
[0003]目前对多栅MOSFET的研究大多集中于FinFET和纳米线围栅结构，它们被普遍认为是适应特征尺寸不断微缩趋势下未来CMOS器件最具潜力的解决方案。经过多年的研究和发展，FinFET结构在22nm技术代已经被应用于批量生产。但随着集成电路的发展，当器件尺寸继续微缩到1nm以下节点的时候，短沟道效应的影响变得更加严重，FinFET结构的栅控能力已经无力满足需求。
[0004]纳米线围栅器件具有全包围的栅，这种结构被认为是多栅器件的终极形态，它卓越的栅控能力能够有效地抑制极小纳米尺寸下的短沟道效应，是面向I Onm以下节点娃基器件最具潜力的解决方案。但是这种结构在工艺集成上还面临着很多挑战，例如，堆叠式纳米线的形成问题，全包围假栅电极的刻蚀问题，HK/MG带来的纳米线沟道间的薄膜生长问题，纳米线的源漏接触电阻较大等问题。
[0005]目前，硅基堆叠围栅纳米线的制造主要采用Si/SiGe超晶格法，即采用干法或湿法刻蚀技术去除掉SiGe牺牲层，保留Si材料，从而获得需要的硅基纳米线结构。由于Si与SiGe间的选择比有限，需要对刻蚀技术进行仔细的优化，才能确保得到水平及垂直方向较为均匀一致的堆叠围栅纳米线结构，这给常规的刻蚀技术提出了挑战。
【发明内容】
[0006]为了解决现有技术中存在的问题，本发明提供了一种堆叠围栅纳米线制造方法，包括以下步骤:
[0007]a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模；
[0008]b)等离子体刻蚀所述半导体衬底以形成沟槽；
[0009]c)在所述沟槽的底部和侧壁形成聚合物保护层；
[0010]d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。
[0011]根据本发明的堆叠围栅纳米线制造方法，其中，步骤c)在步骤b)之前执行。
[0012]根据本发明的堆叠围栅纳米线制造方法，在步骤b)中，还可以进一步包括:对刻蚀后的半导体结构执行原位钝化处理。
[0013]根据本发明的堆叠围栅纳米线制造方法，还可以进一步包括:e)对所述堆叠围栅纳米线执行圆化处理。[00?4]根据本发明的堆叠围栅纳米线制造方法，在步骤b)中，利用SF6、SF6/O2、SFe/O2/Ar、或SF6与其他气体的组合，对所述半导体衬底进行等离子体刻蚀。
[0015]根据本发明的堆叠围栅纳米线制造方法，可以利用O2对所述刻蚀后的半导体结构执行原位钝化处理。
[0016]根据本发明的堆叠围栅纳米线制造方法，在所述步骤c)中，利用钝化性气体C4F6或C4F8在所述沟槽的底部和侧壁进行钝化处理，形成聚合物保护层。
[0017]根据本发明的堆叠围栅纳米线制造方法，所述半导体底可以是四族材料如硅基或锗基材料，例如体硅、SO1、Ge、GeO1、应变硅、Ge Si中的一种，优选为体硅衬底，还可以是三五族材料或其他衬底材料。
[0018]根据本发明的堆叠围栅纳米线制造方法，所述原位处理可以是高温热氧化和/或高温氢气退火。
[0019]根据本发明的堆叠围栅纳米线制造方法，所述硬掩模可以是氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料(Si ARC)中的一种，或者是氧化硅/氮化硅、Si ARC/S0C/氧化硅或氮化硅的复合结构，或是由其他电介质材料组合而成的复合结构。
[0020]根据本发明的堆叠围栅纳米线制造方法，视纳米线的形貌和尺寸，在循环重复执行步骤b)和步骤c)时，在每个循环中可以采用相同或不同的工艺参数。
[0021]本发明提出了一种新的硅基堆叠围栅纳米线制造方法，即仅仅采用半导体衬底材料而不引入任何的牺牲层材料，通过多步循环干法刻蚀技术一次性得到堆叠围栅纳米线结构。
[0022]简单而言，本发明提出的硅基堆叠围栅纳米线制造方法由沉积与刻蚀步骤组成，通过交替进行的方式实现所需的纳米线结构。其中，沉积步骤采用C4F6或C4F8气体，刻蚀步骤主要采用SF6气体。在这种方法中，只要循环执行这两步即可，并且没有引入其他的气体。
[0023]在本发明中，通过刻蚀与钝化的循环刻蚀方法，可以制造得到期望的堆叠围栅纳米线结构。与现有技术中的Si/SiGe超晶格制造纳米线的方法相比，本发明的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，结合其他原位修饰方法如热氧化或氢气退火等可以对刻蚀得到的纳米线进行圆化处理，从而得到期望的纳米线尺寸与形貌。
【附图说明】
[0024]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。在附图中:
[0025]图1是根据本发明的实施方式的初始半导体结构的示意图；
[0026]图2是根据本发明的实施方式的对硬掩模进行图案化后的半导体结构的示意图；
[0027]图3是根据本发明的实施方式的对衬底进行等离子体刻蚀后的半导体结构的示意图；
[0028]图4是根据本发明的实施方式的在刻蚀形成的沟槽中形成钝化保护层后的半导体结构的示意图；
[0029]图5是根据本发明的实施方式的重复进行刻蚀和钝化后形成的半导体结构的示意图；
[0030]图6是根据本发明的实施方式的执行圆化处理后的半导体结构的示意图；
[0031]图7是根据本发明的实施方式的最终形成的堆叠围栅纳米线的示意图；
[0032]图8是根据本发明的实施方式的方法的流程图。
【具体实施方式】
[0033]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0034]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0035]下面结合附图和实施例，参照图8对本发明作进一步详细说明，其中，图8是根据本发明的方法的流程图。
[0036]如图1所示，首先提供半导体衬底100。该半导体衬底可以是硅基衬底，例如体硅、SO1、、应变硅、GeSi中的一种，优选为体硅衬底，也可以是其他四族材料如锗基材料，或者采用三五族材料，还可以采用其他材料，本专利对此不作限定。在该半导体衬底100上，采用化学气相沉积或其他方法形成一层硬掩模层101，该硬掩模层101的材料可以为可以为单一材料如氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料(SiARC)等，也可以为多种不同材料组成的复合结构，如氧化硅/氮化硅或SiARC/SOC/氧化硅或氮化硅等，或其他材料组合而成的复合结构。当然，也可以采用其他薄膜形成该硬掩模层，本专利对此不作严格限定。然后，在硬掩模层101上涂覆光刻胶层102。通过显影、曝光等工艺，采用合适的光刻技术对该光刻胶层进行图案化。光刻层102定义了最初的图形尺寸，可以采用传统的光刻技术如193nm光刻或193nm浸入式光刻、EUV光刻等。另外，也可以采用非传统的光刻技术如共聚物自组装首先形成模板，然后去除其中一种嵌段分子，定义出光刻图形。随后，采用等子体干法刻蚀技术将光刻胶层102的图形转移到下面的硬掩模101上，形成图案化的硬掩模层101，如图2所示。之后，为了保证掩模侧壁有良好的粗糙度性能往往选择去除光刻胶层102，这可以通过干法去胶工艺或湿法清洗工艺来去除。
[0037]接下来，如图3所示，以图案化的硬掩模层102为掩模，对半导体衬底100进行刻蚀，形成图