三维存储器及其制造方法

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三维存储器及其制造方法
【技术领域】
[0001]本发明是关于存储器及其制造方法,特别是关于三维存储器及其制造方法。
【背景技术】
[0002]典型的薄膜晶体管可通过提供空穴来提高通道电位而进行擦除。在传统的平面结构中,基板可扮演提供空穴的角色。相对于此,在三维结构(例如三维反及闪存)中,薄膜晶体管可能未直接接触基板,因此不容易自基板得到空穴。提供空穴至这类薄膜晶体管的一种方法是通过栅极引发漏极泄漏(gate-1nduced drain leakage,GIDL)来产生空穴。然而,此种方法容易受到局部电场的影响,并需要较长的时间来提供足量的空穴。此外,GIDL应力可能损坏栅极氧化物,并恶化可靠度。另一种方法是使用P型源极来取代η型源极。然而,在读取使用P型源极的薄膜晶体管时,会发生压降(voltage drop)。

【发明内容】

[0003]在本说明书中,提供能解决上述问题的新式结构。在本说明书中,亦提供其制造方法。
[0004]根据一实施例,提供一种三维存储器。此种三维存储器包括一薄膜晶体管。此一薄膜晶体管具有分开设置的一源极区及一漏极区。源极区包括一第一源极区及一第二源极区,第二源极区设置于第一源极区与漏极区之间。第一源极区为P型掺杂,第二源极区为η型掺杂,漏极区为η型掺杂。
[0005]根据另一实施例,提供一种三维存储器的制造方法。此种方法包括下列步骤。首先,在一基板上形成由交替层叠的多个导电层及多个绝缘层构成的一叠层。形成三维存储器的一薄膜晶体管的一源极区。此一步骤包括:形成穿过叠层的一穿孔;在穿孔的侧壁上形成一 η型掺杂层;以及填充一 P型掺杂材料至穿孔中η型掺杂层上。形成薄膜晶体管的与所述源极区彼此分开的一漏极区。此一步骤包括:形成分别连接至叠层的导电层的一系列穿孔;以及填充一η型掺杂材料至此系列穿孔中。
[0006]为了对本发明的上述及其他方面有更佳的了解,下文特举较佳实施例,并配合所附图式,作详细说明如下:
【附图说明】
[0007]图1A-图1C绘示根据一实施例的三维存储器的一部分。
[0008]图2Α-图2Β显示根据一实施例的范例及比较例的特性。
[0009]图3显示根据一实施例的范例及比较例的特性。
[0010]图4Α-图1lB绘示根据一实施例的三维存储器的制造方法。
[0011]【符号说明】
[0012]102:薄膜晶体管
[0013]104:源极区
[0014]106:漏极区
[0015]108:第一源极区
[0016]110:第二源极区
[0017]112:位线
[0018]114:字线
[0019]116:漏极触点
[0020]118A:源极触点
[0021]118B:源极触点
[0022]202:基板
[0023]204:埋层
[0024]206:导电层
[0025]208:绝缘层
[0026]210:叠层
[0027]212:穿孔
[0028]214:n型掺杂层
[0029]216:p型掺杂材料
[0030]218:穿孔
[0031]220:绝缘层
[0032]222:n型掺杂材料
[0033]224:位线
[0034]226:沟槽
[0035]228:氧化物-氮化物-氧化物结构
[0036]230:导电材料
[0037]232:字线
[0038]236:源极触点
[0039]238:漏极触点
[0040]D:漏极区
[0041]L1:第一源极区的长度
[0042]L2:第二源极区的长度
[0043]Lt:源极区的总长度
[0044]S:源极区
【具体实施方式】
[0045]请参照图1A-图1C,其绘示根据一实施例的三维存储器的一部分,其中图1B及图1C为图1A中的A部分的放大图。此一三维存储器包括一薄膜晶体管102。为易于叙述及制图,图式中的三维存储器是绘制成三维反及闪存(3D NAND flash memory),且薄膜晶体管102可用于一存储单元,作为存储单元晶体管。然而,本发明可适用于其他种包括薄膜晶体管的三维存储器及其他用途的薄膜晶体管。
[0046]薄膜晶体管102具有分开设置的一源极区104及一漏极区106。源极区104包括一第一源极区108及一第二源极区110,第二源极区110设置于第一源极区108与漏极区106之间。第一源极区108的长度为L1,第二源极区110的长度为L2,源极区104的总长度为Lt。在一范例中,Lt等于0.3微米。第一源极区108为P型掺杂,第二源极区110为η型掺杂,漏极区106为η型掺杂。
[0047]由于源极区104包括P型第一源极区108,因此提供了一个稳定且快速的空穴来源。不像只使用P型源极的例子,源极区104也包括η型第二源极区110。因此,在读取根据实施例的薄膜晶体管102时,不会发生压降。此外,也能避免透过使用GIDL所产生的空穴所带来的缺点,例如不稳定、耗时、结构损坏等等。
[0048]三维存储器还可包括一源极触点及一漏极触点116。在一实施例中,如图1B所示,源极触点118Α同时连接第一源极区108及第二源极区110。在另一实施例中,如图1C所示,源极触点118Β只连接第一源极区108,不连接第二源极区110。在这二个实施例中,第二源极区110的长度L2可等于或小于0.02微米。漏极触点116连接漏极区106。
[0049]三维存储器还可包括一基板(如图4Β所示)、一位线112及一字线114,位线112设置在基板上,字线114设置在基板上并正交于位线112。源极区104及漏极区106可沿着位线112设置,且未直接接触基板。
[0050]图2Α-图2Β显示根据一实施例的范例及其比较例在读取根据范例及比较例的薄膜晶体管时的特性。在示于图2Α的范例中,源极触点118Α同时连接P型的第一源极区108及η型的第二源极区110。在示于图2Β的比较例中,源极触点118Β只连接
再多了解一些
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