静电防护电路、电光装置及电子设备的制造方法
【技术领域】
[0001]本发明涉及静电防护电路，安装有静电防护电路的电光装置，以及电子设备。
【背景技术】
[0002]作为电光装置的有源驱动型液晶装置具有调制光的像素、驱动像素的半导体电路(扫描线驱动电路、数据线驱动电路等)等。在该液晶装置中存在如下问题:即，构成像素、半导体电路等的晶体管会遭受静电导致的不可挽回的静电损害，并且抑制静电影响的静电对策很重要。例如，PTL I提出一种配备有静电保护电路(静电防护电路)的液晶装置。
[0003]图16是PTLI中描述的静电防护电路的电路图。如图16所示，PTLl中描述的静电防护电路500具有P型晶体管504和η型晶体管505。？型晶体管504的源和栅与高电位配线502连接并且被提供电位ViLn型晶体管505的源和栅与低电位配线503连接并且被提供电位VL，该电位VL是低于电位VH的电位。P型晶体管504的漏和η型晶体管505的漏与信号配线501连接。
[0004]在信号配线501的电位处于VL到VH的范围内的情况下，P型晶体管504和η型晶体管505处于关断状态，并且在没有来自信号配线501、高电位配线502或低电位配线503的电气干扰的情况下，液晶装置正常工作。当信号配线501的电位因静电而处于VL到VH的范围之外时，P型晶体管504和η型晶体管505中的一者处于接通状态(导通状态)。例如，当信号配线501的电位因静电而大于VH时，P型晶体管504处于接通状态。当信号配线501的电位因静电而低于VL时，η型晶体管505处于接通状态。在此方式中，当信号配线501的电位因静电而变化时，高电位配线502和低电位配线503中的一者处于导通状态，信号配线501也是如此。然后，因静电而被施加到信号配线501上的电荷被分布(释放)到高电位配线502或低电位配线503中处于导通状态的任一者，并且因静电而导致的信号配线501的电位变化减小。由于因静电而导致的信号配线501的电位变化减小，因此与信号配线501连接的半导体电路难以遭受不可挽回的静电损害(例如，静电击穿)。
[0005]引用列表
[0006]专利文献
[0007]PTL l:JP-A-2006-18165
【发明内容】
[0008]技术问题
[0009]如上所述，PTLI中描述的液晶装置具有静电防护电路500，该电路将因静电而被施加到信号配线501上的电荷释放到高电位配线502或低电位配线503中的任一者。
[0010]但是，在静电导致的电荷被施加到上述静电防护电路500中的高电位配线502或低电位配线503中的任一者的情况下，难以释放电荷。出于该原因，当静电导致的电荷被施加到高电位配线502时，高电位配线502的电位发生变化，并且存在与高电位配线502电连接的晶体管(例如，P型晶体管504)会遭受不可挽回的静电损害的问题。当静电导致的电荷被施加到低电位配线503时，低电位配线503的电位发生变化，并且存在与低电位配线503电连接的晶体管(例如，η型晶体管505)会遭受不可挽回的静电损害的问题。
[0011]通过此方式，在PTLI中描述的液晶装置中，存在如下问题:S卩，难以抑制静电对高电位配线502或低电位配线503的影响。
[0012]问题的解决方案
[0013]做出本发明是为了解决上述问题中的至少一部分，并且可以通过下面的形式或应用实例来实现。
[0014](应用实例I)根据该应用实例的静电防护电路具有第一静电防护电路、第二静电防护电路、第一电源配线、第二电源配线和信号配线，其中所述第一静电防护电路和所述第二静电防护电路中的每一者分别与所述第一电源配线、所述第二电源配线和所述信号配线进行电连接，所述第一静电防护电路设置有第一晶体管和第二晶体管，所述第二静电防护电路设置有第三晶体管，所述第一晶体管为η型晶体管，所述第二晶体管为P型晶体管，所述第三晶体管为η型或P型晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一晶体管的源和漏中的一者与栅进行电连接，所述第一晶体管的栅与所述第一电源配线进行电连接，所述第一晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第二晶体管的栅与所述第二电源配线进行电连接，所述第二晶体管的源和漏中的另一者与所述信号配线进行电连接，所述第三晶体管的源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。
[0015]所述第一静电防护电路设置有所述第一晶体管和所述第二晶体管。当正电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有负电位且所述第一晶体管处于非导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有负电位且所述第二晶体管处于导通状态。出于该原因，因静电而被施加到所述信号配线上的正电荷经由处于导通状态的所述第二晶体管被释放到所述第二电源配线。当负电荷因静电而被施加到所述信号配线上时，所述第一晶体管的栅相对于源和漏中的另一者具有正电位且所述第一晶体管处于导通状态，并且所述第二晶体管的栅相对于源和漏中的另一者具有正电位且所述第二晶体管处于非导通状态。出于该原因，因静电而被施加到所述信号配线上的负电荷经由处于导通状态的所述第一晶体管被释放到所述第一电源配线。也就是说，所述第一静电防护电路将因静电而被施加的电荷释放到所述第一电源配线或所述第二电源配线中的任一者，并且具有抑制所述电荷的影响的作用。
[0016]所述第二静电防护电路设置有第三晶体管，该晶体管为η型或P型晶体管，并且源和漏中的另一者与所述第一电源配线或所述第二电源配线进行电连接。因静电而被施加到所述第一电源配线或所述第二电源配线上的静电电荷经由与所述第一电源配线或所述第二电源配线进行电连接的源和漏中的另一者而被释放到连接源和漏中的一者的配线侧。也就是说，所述第二静电防护电路释放被施加到所述第一电源配线或所述第二电源配线上的电荷，并且具有抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的作用。
[0017]在此方式中，根据该应用实例的静电防护电路具有抑制相对于所述信号配线而言的静电影响的静电防护电路(第一静电防护电路)和抑制相对于所述第一电源配线或所述第二电源配线而言的静电影响的静电防护电路(第二静电防护电路)。在此，本领域的公知技术(JP-A-2006-18165)中的高电位配线和低电位配线与该应用实例中的所述第一电源配线和所述第二电源配线对应。因此，根据该应用实例的静电防护电路克服了本领域的公知技术中的诸如难以抑制相对于高电位配线或低电位配线(所述第一电源配线或所述第二电源配线)而言的静电影响之类的问题，并且除所述信号配线之外，还抑制相对于所述第一电源配线和所述第二电源配线而言的静电影响，并且与所述信号配线、所述第一电源配线和所述第二电源配线进行电连接的元件(例如，晶体管)难以遭受不可挽回的静电损害。
[0018](应用实例2)在上述应用实例中描述的静电防护电路中，优选地，所述第二静电防护电路设置有第四晶体管，所述第三晶体管为η型晶体管，所述第四晶体管为P型晶体管，所述第四晶体管的源和漏中的一者与栅进行电连接，所述第三晶体管的栅以及所述第四晶体管的源和漏中的另一者与所述第一电源配线进行电连接，并且所述第四晶体管的栅以及所述第三晶体管的源和漏中的另一者与所述第二电源配线进行电连接。
[0019]所述第二静电防护电路设置有所述第三晶体管和所述第四晶体管。当正电荷因静电而被施加到所述第一电源配线上时，所述第三晶体管的栅相对于源和漏中的另一者具有正电位且所述第三晶体管处于导通状态，并且所述第四晶体管的栅相对于源和漏中的另一者具有负电位且所述第四晶体管也处于导通状态。因此可以将因静电而被施加到所述第一电源配线上的正电荷经由处于导通状态的所述第三晶体管和所述第四晶体管释放到所述第二电源配线。
[0020]当负电荷因静电而被施加到所述第二电源配线上时，所述第三晶体管的栅相对于源和漏中的另一者具有正电位且所述第三晶体管处于导通状态，并且所述第四晶体管的栅相对于源和漏中的另一者具有负电位且所述第四晶体管也处于导通状态。因此可以将因静电而被施加到所述第二电源配线上的负电荷经由处于导通状态的所述第三晶体管和所述第四晶体管释放到所述第一电源配线。
[0021](应用实例3)在上述应用实例中的静电防护电路中，优选地，所述第二静电防护电路具有比所述第一静电防护电路高的电阻。
[0022]所述信号配线是提供用于驱动所述电光装置的信号的配线。所述第一电源配线和所述第二电源配线是将电力提供到所述电光装置的构成要素(例如，驱动器)且与所述信号配线相比传导大电流的配线。出于该原因，所述第一电源配线和所述第二电源配线需要具有比所述信号线大的配线电容，并且需要容易地传导比所述信号配线大的电流。出于该原因，所述第一电源配线和所述第二电源配线的面积大于所述信号配线的面积。
[0023]假设存在静电源的情况，具有大面积的所述第一电源配线和所述第二电源配线与具有小面积的所述信号配线相比更容易通过静电而被充电(静电影响更大)。此外，与具有小面积的所述信号配线相比，在具有大面积的所述第一电源配线和所述第二电源配线中，由静电导致的静电电荷量(累积电荷量)增加。出于该原因，由于与所述信号配线相比，在所述第一电源配线和所述第二电源配线中，因静电而被施加的电荷量更大，因此在因静电而被施加的电荷在所述第二静电防护电路中释放的情况下，存在这样的问题:即，大电流(过大的电流)在所述第二静电防护电路中流动，并且构成所述第二静电防护电路的晶体管将损坏。由于所述第二静电防护电路具有比所述第一静电防护电路高的电阻，因此上述过大的电流受到抑制，并且难以击穿所述第二静电防护电路。因此，可以通过稳定的方式长时间地操作所述第二静电防护电路。
[0024](应用实例4)在根据上述应用实例的静电防护电路中，优选地，所述第一晶体管和所述第三晶体管具有基本相同的沟道宽度，所述第二晶体管和所述第四晶体管具有基本相同的沟道宽度，所述第三晶体管的沟道长度是所述第一晶体管的沟道长度的120%，或者长于120%，并且所述第四晶体管的沟道长度是所述第二晶体管的沟道长度的120%，或者长于 120%。
[0025]所述第一晶体管和所述第三晶体管具有基本相同的沟道宽度，并且所述第三晶体管的沟道长度是所述第一晶体管的沟道长度的120%，或者长于所述第一晶体管的沟道长度的120%。因此，所述第三晶体管具有比所述第一晶体管高的电阻。以同样的方式，所述第二晶体管和所述第四晶体管具有基本相同的沟道宽度，并且所述第四晶体管的沟道长度是所述第二晶体管的沟道长度的120%，或者长于所述第二晶体管的沟道长度的120%。因此，所述第四晶体管具有比所述第二晶体管高的电阻。
[0026]因此，通过所述第三晶体管和所述第四晶体管配置的所述第二静电防护电路具有比通过所述第一晶体管和所述第二晶体管配置的所述第一静电防护电路高的电阻。
[0027](应用实例5)根据该应用实例的电光装置配备根据上述应用实例的静电防护电路。
[0028]由于根据该应用实例的电光装置配备根据上述应用实例的静电防护电路，因此，静电影响受到抑制，并且可以增加相对于静电而言的电阻，也就是说，增加所述电光装置的可靠性。
[0029](应用实例6)根据该应用实例的电子设备配备根据上述应用实例的静电防护电路和根据上述应用实例的电光装置。
[0030]由于根据该应用实例的电子设备配备根据上述应用实例的静电防护电路和具有根据上述应用实例的静电防护电路的电光装置，因此，静电影响受到抑制，并且可以增加相对于静电而言的电阻，也就是说，增加所述电子设备的可靠性。
【附图说明】
[0031]图1是示出根据实施例1的液晶装置的结构的示意性平面图。
[0032]图2是沿着图1中的线I1-1I截取的示意性截面图。
[0033 ]图3A是示出根据实施例1的液晶装置的主电路配置的电路图。
[0034]图3B是示出根据实施例1的液晶装置的主电路配置的电路图。
[0035]图4是示出构成像素的各个构成元件的位置关系的示意性截面图。
[0036]图5是静电防护电路的电路图。
[0037]图6是示出静电防护电路的每个配置的设置的示意性平面图。
[0038]图7是示出沿着图6中的线VI1-VII截取的第一静电防护电路的结构的示意性截面图。
[0039]图8A是示出沿着图6中的线VIIIA-VIIIA截取的第二静电防护电路的结构的示意性截面图。
[0040]图8B是示出沿着图6中的线VIIIB-VIIIB截取的第二静电防护电路的结构的示意性截面图。
[0041 ]图9A是被施加到低电位电源配线VSS上的负电荷NC的流动的电路图。
[0042]图9B是被施加到高电位电源配线VDD上的负电荷NC的流动的电路图。[0043 ]图1OA是被施加到低电位电源配线VSS上的正电荷PC的流动的电路图。
[0044]图1OB是被施加到高电位电源配线VDD上的正电荷PC的流动的电路图。
[0045]图11A是被施加到信号配线SL上的负电荷NC的流动的电路图。
[0046]图1IB是被施加到信号配线SL上的正电荷PC的流动的电路图。
[0047]图12是示出根据实施例2的投影型显示装置的配置的示意图。
[0048]图13是示出根据变型实例I的第一静电防护电路的结构的示意性截面图。
[0049]图14A是示出根据变型实例I的第二P型晶体管的结构的示意性截面图。
[0050]图14B是根据变型实例I的第二η型晶体管的示意性截面图。
[0051]图15Α是示出根据变型实例2的静电防护电路的配置的电路图。
[0052]图15Β是示出根据变型实例2的另一静电防护电路的配置的电路图。
[0053]图16是根据本领域的公知技术的静电防护电路的电路图。
【具体实施方式】
[0054]下面将参考附图描述本发明的实施例。这些实施例示出本发明的一方面，并且能够在本发明的技术构思范围内被任意地更改，而不限制本发明。此外，在以下的各个附图中，各层或各部分的比例被降低为不同于实际比例，以便各层或各部分在附图中具有可识别的大小。
[0055]实施例1
[0056](液晶装置的概要)根据实施例1的液晶装置100是电光装置的实例，并且是配备薄膜晶体管(下文称为TFT)30的透射型液晶装置。
[0057]根据该实施例的液晶装置100例如能够被有利地用作将在下面描述的投影型显示装置(液晶投影仪)的光调制器(光阀)。
[0058]首先，参考图1到图3B描述根据该实施例的作为电光装置的液晶装置100的整体配置。图1是示出液晶装置的配置的示意性平面图。图2是沿着图1中的线I1-1I截取的示意性截面图。图3A是液晶装置的电路图，图3B是像素等效电路的图形。