半导体装置的制造方法
【技术领域】
[0001] 本发明是有关于一种半导体装置，且特别是有关于一种静电放电（electrostatic discharge, ESD)保护装置。
【背景技术】
[0002] 双极性-互补式金属氧化物半导体（CM0巧-双重扩散金属氧化物半导体值MO巧 度CD)与=重阱工艺已广泛地用于高压应用，例如静电放电保护中。一般来说，高压静 电放电保护装置的静电放电表现，取决于装置的栅极的总宽度，W及装置的表面与横 向尺寸（lateral rule)。对较小尺寸的高压静电放电保护装置而言，其表面-体积比 (surface-bu化ratio)相较于较大尺寸的高压静电放电保护装置更大，因此较小尺寸的高 压静电放电保护装置的表面积相较于较大尺寸的高压静电放电保护装置的表面积具有更 大的影响。因而，要得到在相对小尺寸的装置中具有好的静电放电表现更加地具有挑战性。 此外，当装置的操作电压增加时，忍片上的（on-chip)静电放电保护设计也变得更具有挑 战性。
[0003] 高压静电放电保护装置通常具有低导通电阻（on-state resistance,畑S-on)。当 发生静电放电时，静电放电电流容易集中于高压保护装置的表面或漏极附近。运样的结果 造成表面结区域（surface化nction region)具有较高的电流密度与电场，且于静电放电 期间对运些区域造成物理性伤害。因此，相较于具有较大导通电阻的装置，高压保护装置的 表面区域对于其表面具有更大的影响，也就是说，高压保护装置中的表面与横向尺寸扮演 相当重要的角色。
[0004] 高压保护装置的其他特性，举例来说包括高崩溃电压，总是高于高压保护装置的 操作电压。此外，高压装置的驱动电压（Vti)通常远高于崩溃电压。因此，在静电放电期间， 装置或被保护的内电路（此处也可称为「被保护装置/电路」），在高压保护装置开启W提 供静电放电保护之前，可能面临损伤的风险。 阳0化]高压保护装置通常具有低保持电压化Olding voltage),可能造成高压保护装置 由不必要的噪声（unwanted noise)、电源接通峰值电压（power-on peak voltage)、或冲击 电压（surge voltage)而被触发。因此，円锁效应（latch-up)可能于一般操作期间发生。
[0006] 此外，高压保护装置中可能具有场板效应（field plate effect)。也就是说，高压 保护装置中的电场分布，对连接装置的不同元件或不同部分的布线路径相当敏感。因此，静 电放电电流容易集中于高压装置的表面或漏极附近。
【发明内容】
[0007] 根据本发明，提出一种半导体结构，包括一基板、一金属氧化物半导体结构与一双 极性结结构，金属氧化物半导体结构与双极性结结构形成于基板中。金属氧化物半导体结 构包括一第一半导体区域、一第二半导体区域、一第=半导体区域与一第四半导体区域。第 一半导体区域具有一第一导电型与一第一渗杂程度。第二半导体区域形成于第一半导体区 域之上且具有第一导电型与一第二渗杂程度，第二渗杂程度高于第一渗杂程度。第=半导 体区域具有一第二导电型。第四半导体区域形成于第=半导体区域之上且具有第一导电 型。第一半导体区域、第二半导体区域与第四半导体区域分别为金属氧化物半导体结构的 漏极区域、漏极电极与源极区域。第=半导体区域包括金属氧化物半导体结构的通道区域 与本体区域。通道区域形成于第一半导体区域与第四半导体区域之间。双极性结结构包括 一第五半导体区域，第五半导体区域形成于第一半导体区域之上且接触第二半导体区域。 第五半导体区域具有第二导电型且为双极性结结构的射极区域。第二半导体区域与第=半 导体区域分别为双极性结结构的基极区域与集极区域。
[0008] 根据本发明，提出一种半导体结构，包括一基板、一金属氧化物半导体结构与一双 极性结结构，金属氧化物半导体结构与双极性结结构形成于基板中。金属氧化物半导体结 构包括一漏极区域、一漏极电极、一通道区域、一本体区域与一源极区域。双极性结结构包 括一射极区域、一基极区域与一集极区域。源极区域与基极区域在基板中共享一第一共同 半导体区域，本体区域与集极区域在基板中共享一第二共同半导体区域。
[0009] 根据本发明，提出一种半导体结构，包括一基板、一第一阱、一第一高浓度渗杂区 域、一第二阱、一第二高浓度渗杂区域与一第=高浓度渗杂区域。第一阱形成于基板中。第 一高浓度渗杂区域形成于第一阱中。第二阱形成于基板中且靠近第一阱。第二高浓度渗杂 区域形成于第二阱中。第S高浓度渗杂区域形成于第一阱中。第一阱具有一第一导电型与 一第一渗杂程度。第一高浓度渗杂区域具有第一导电型与一第二渗杂程度，第二渗杂程度 高于第一渗杂程度。第二阱具有一第二导电型与一第=渗杂程度。第二高浓度渗杂区域具 有第一导电型与一第四渗杂程度，第四渗杂程度高于第一渗杂程度。第=高浓度渗杂区域 具有第二导电型与一第五渗杂程度，第五渗杂程度高于第=渗杂程度。第=高浓度渗杂区 域接触第一高浓度渗杂区域。
[0010] 本发明的特性与优点部分将于后方描述，部分由后方描述中为显而易知或可由本 发明的范例中所习得。运些特性与优点将透过随附的权利要求范围中所指出的元件与组合 理解或获得。
[0011] 应能理解前方的一般描述与后方的详细描述仅为范例或说明，并非用W限制本发 明。
[0012] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下：
【附图说明】
[0013] 图1绘示依据本发明一实施例的高压静电放电保护装置的等效电路。
[0014] 图2A、图2B分别为依据本发明实施例的静电放电保护装置的部分平面与剖面示 意图。
[0015] 图3绘示依据本发明另一实施例的静电放电保护装置的剖面示意图。
[0016] 图4所绘示传统静电放电保护装置的剖面示意图。
[0017] 图5A、图5B绘示传统静电放电保护装置与依据本发明实施例的静电放电保护装 置的电流-电压图。
[0018] 图6A、图6B绘示传统静电放电保护装置与依据本发明实施例的静电放电保护装 置的传输线脉冲图。
[0019] 图7绘示传统静电放电保护装置与依据本发明实施例的静电放电保护装置的电 气安全操作分区图。
[0020] 【符号说明】 阳02U 100、200、300 :静电保护装置
[0022] 102 :金属氧化物半导体结构 阳02引 102-a :第一金属氧化物半导体结构
[0024] 102-b :第二金属氧化物半导体结构 阳02引 102-2 :漏极 阳0%] 102-4 :栅极
[0027] 102-6 :源极
[0028] 102-8 :本体
[0029] 104 :双极性结结构
[0030] 104-a :第一双极性结结构
[0031] 104-b :第二双极性结结构 阳03引 104-2 :射极
[0033] 104-4 :基极
[0034] 104-6 :集极
[0035] 106、108:终端
[0036] 110:内电路
[0037] 202 :P 型基板
[0038] 204:高压N型阱
[0039] 204-1 :第一高压N型阱部分
[0040] 204-2 :第二高压N型阱部分
[0041] 206:P 型阱
[0042] 206-1 :P型阱中间部分
[0043] 206-2 :第一 P型阱侧部分
[0044] 206-3 :P型阱底部分
[0045] 206-4 :第二P型阱侧部分
[0046] 208-1:第一 N 型阱
[0047] 208-2:第二 N 型阱
[0048] 210-1 :第一高浓度渗杂N型区域
[0049] 210-2 :第二高浓度渗杂N型区域 阳化0] 212 :第S高浓度渗杂N型区域
[0051] 214 :第四高浓度渗杂N型区域 阳05引 216 :第一高浓度渗杂P型区域
[0053] 218 :连续高浓度渗杂N型半导体区域
[0054] 220-1 :第二高浓度渗杂P型区域 阳化5] 220-2 :第S高浓度渗杂P型区域
[0056] 222-1 :第一多晶娃层
[0057] 222-2:第二多晶娃层
[0058] 224-1 :第一薄氧化层
[0059] 224-2 :第二薄氧化层
[0060] 226-1 :第一栅极接点
[0061] 226-2:第二栅极接点
[0062] 302-1:第一浅 N 型阱
[0063] 302-2:第二浅 N 型阱 W64] 400 :传统静电放电装置 W65] Ids:代表漏极电流
[0066] Vds:代表漏极电压
【具体实施方式】
[0067] 本发明实施例包括一高压静电放电（electrostatic discharge, ESD)保护装置。 W側于此之后，本发明实施例将参照图式进行描述。在可能的情况下，相同的参考标号 在所有图式中系代表相同或类似的部分。
[0069] 图1绘示本发明一实施例的高压化i曲-voltage,HV)静电放电保护装置100的等 效电路。静电放电保护装置100包括一金属氧化物半导体（metal-oxide-semicon