用于刻蚀高k金属栅层叠的方法

文档序号:9930395阅读:755来源:国知局
用于刻蚀高k金属栅层叠的方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求于2014年12月19日提交的第10-2014-0184983号韩国专利申请的 优先权,该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
[0003] 本发明的示例性实施例涉及一种制造半导体器件的方法,更具体地,涉及一种用 于刻蚀高k金属栅层叠的方法。
【背景技术】
[0004] 栅结构包括位于栅介电层上的栅电极。通常,栅介电层由氧化硅形成,栅电极由多 晶硅形成。
[0005] 当器件尺寸减小时,使用高k介电材料和金属栅电极以提升器件性能。高k介电 材料指具有比氧化硅的介电常数高的介电常数的材料。例如,高k介电材料可以具有大于 3. 9的介电常数。在下文中,高k介电材料将被称作"高k材料"。
[0006] 将包括高k材料和金属栅电极的栅结构称作"高k金属栅结构"。
[0007] 制备高k金属栅结构可以包括栅层叠形成工艺和栅层叠刻蚀工艺。栅层叠形成工 艺是用于形成包括高k材料和含金属层的多层结构的工艺。可以将包括高k材料和含金属 层的多层结构称作"高k金属栅层叠"。栅层叠刻蚀工艺是用于刻蚀高k金属栅层叠的工 艺,即用于图案化高k金属栅结构的工艺。
[0008] 在用于刻蚀高k金属栅层叠的工艺中,使用本领域通常所知的刻蚀剂难以刻蚀高 k材料。此外,在用于刻蚀高k材料的工艺期间,高k材料有可能被等离子体损坏,或者其他 材料可能由于高k材料和其他材料之间的低刻蚀选择比而被损坏。例如,由于低刻蚀选择 比,可能引起衬底凹进或底切。

【发明内容】

[0009] 各种实施例针对一种用于刻蚀栅层叠的方法,该方法能够在用于高k材料的刻蚀 工艺期间具有相对于其他材料的高刻蚀选择比。
[0010] 此外,各种实施例针对一种用于制造半导体器件的方法,该方法能够同时刻蚀位 于不同区域中的层叠,而不产生刻蚀缺陷。
[0011] 在实施例中,用于栅极的方法可以包括:在衬底之上形成高k材料层;在高k材料 层之上形成上位层;执行用于刻蚀上位层的第一刻蚀工艺以形成上位层图案;在上位层图 案的侧壁上形成间隔件;以及使用包括主刻蚀气体和添加气体的等离子体来执行第二刻蚀 工艺以刻蚀高k材料层,其中,添加气体的量与主刻蚀气体的量基本上相同以提高相对于 衬底的刻蚀选择比。在比第一刻蚀工艺高的温度下执行第二刻蚀工艺。主刻蚀气体包括 BC1 3。添加气体包括氩气。高k材料层包括含铪层。在电感耦合等离子体设备中执行第一 刻蚀工艺和第二刻蚀工艺。通过施加大于10W的偏置功率来执行第二刻蚀工艺。该方法还 可以包括:在第二刻蚀工艺之后,执行基于氟化氢(HF)的湿法清洗。在50摄氏度执行第一 刻蚀工艺,其中,在220摄氏度执行第二刻蚀工艺。上位层包括功函数调节层、在功函数调 节层之上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。第一刻蚀工艺包括:用于 刻蚀硅基覆盖层的第一子刻蚀工艺;以及用于刻蚀功函数调节层的第二子刻蚀工艺。第一 子刻蚀工艺包括主刻蚀工艺和过刻蚀工艺,其中,使用相对于功函数调节层具有等于或者 大于10的选择比的刻蚀剂来执行过刻蚀工艺。使用包括含溴气体和含氧气体的等离子体 来执行过刻蚀工艺。使用包括含氯气体和氩气的等离子体来执行第二子刻蚀工艺。上位层 包括基于稀土金属的覆盖层、在基于稀土金属的覆盖层之上的功函数调节层、在功函数调 节层之上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。第一刻蚀工艺包括:用于 刻蚀硅基覆盖层的第一子刻蚀工艺;用于刻蚀功函数调节层的第二子刻蚀工艺;以及用于 刻蚀基于稀土金属的覆盖层的第三子刻蚀工艺。第一子刻蚀工艺包括:(i)主刻蚀工艺,执 行主刻蚀工艺直到功函数调节层暴露;以及(ii)过刻蚀工艺,在功函数调节层暴露之后执 行过刻蚀工艺,其中,使用相对于功函数调节层具有等于或大于10的选择比的等离子体来 执行过刻蚀工艺。使用包括含溴气体和氧气的等离子体来执行过刻蚀工艺。使用包括含氯 气体和氩气的等离子体来执行第二子刻蚀工艺。使用包括HC1的等离子体来执行第三子刻 蚀工艺。
[0012] 在实施例中,用于制造半导体器件的方法可以包括:准备包括第一区域和第二区 域的衬底;在第一区域中的衬底之上层叠下位层和高k材料层;在高k材料层以及第二区 域中的衬底之上形成上位层;以及执行用于刻蚀上位层、高k材料层和下位层的刻蚀工艺, 以同时形成在第一区域中的栅结构以及在第二区域中的位线结构,其中,执行刻蚀工艺包 括:执行用于刻蚀上位层的第一刻蚀工艺;以及使用包括含氯气体和添加气体的等离子体 来执行第二刻蚀工艺以刻蚀高k材料层,其中,在比第一刻蚀工艺高的温度下执行第二刻 蚀工艺。包括在等离子体中的添加气体的量与包括在等离子体中的含氯气体基本上相同。 含氯气体包括BC1 3。添加气体包括氩气。高k材料层包括含铪层。在电感耦合等离子体设 备中执行第一刻蚀工艺和第二刻蚀工艺,其中,电感耦合等离子体设备的源功率和偏置功 率都以13. 56MHz的频率施加。通过施加高于15W且低于25W的偏置功率来执行第二刻蚀 工艺。该方法还可以包括:在第二刻蚀工艺之后,执行基于氟化氢(HF)的湿法清洗。在50 摄氏度执行第一刻蚀工艺,其中,在220摄氏度执行第二刻蚀工艺。上位层包括氮化钛和氮 化钛之上的多晶硅。第一刻蚀工艺包括:用于刻蚀多晶硅的第一子刻蚀工艺;以及用于刻 蚀氮化钛的第二子刻蚀工艺。第一子刻蚀工艺包括:(i)主刻蚀工艺,执行主刻蚀工艺直到 氮化钛暴露;以及(ii)过刻蚀工艺,即便在氮化钛暴露之后,仍执行过刻蚀工艺,其中,使 用相对于氮化钛具有等于或大于10的选择比的刻蚀剂来执行过刻蚀工艺。使用其中混合 有HBr和0 2的等离子体来执行过刻蚀工艺。使用包括C1 2和Ar气的等离子体来执行第二 子刻蚀工艺。上位层包括氧化镧、氧化镧之上的氮化钛以及氮化钛之上的多晶硅。第一刻 蚀工艺包括:用于刻蚀多晶硅的第一子刻蚀工艺;用于刻蚀氮化钛的第二子刻蚀工艺;以 及用于刻蚀氧化镧的第三子刻蚀工艺。第一子刻蚀工艺包括主刻蚀工艺和过刻蚀工艺,执 行主刻蚀工艺直到氮化钛暴露,在氮化钛暴露之后执行过刻蚀工艺,其中,使用相对于氮化 钛具有等于或大于10的选择比的等离子体来执行过刻蚀工艺。使用包括HBr和0 2的等离 子体来执行过刻蚀工艺。使用包括CljPAr气的等离子体来执行第二子刻蚀工艺。使用 包括HC1的等离子体来执行第三子刻蚀工艺。
【附图说明】
[0013] 图1是描述根据第一实施例的高k金属栅结构的制造方法的流程图。
[0014] 图2A到图2E是描述根据第一实施例的高k金属栅结构的制造方法的截面图。
[0015] 图3是描述根据第二实施例的高k金属栅结构的制造方法的流程图。
[0016] 图4A到图4F是描述根据第二实施例的高k金属栅结构的制造方法的截面图。
[0017] 图5是描述根据第三实施例的高k金属栅结构的制造方法的流程图。
[0018] 图6是描述根据第三实施例的高k金属栅结构的制造方法的截面图。
[0019] 图7是图示第二实施例应用到其的P沟道晶体管的截面图。
[0020] 图8是图示第三实施例应用到其的N沟道晶体管的截面图。
[0021] 图9是图示第二实施例和第三实施例应用到其的CMOS晶体管的截面图。
[0022] 图10A到图101是图示根据实施例的存储器件的制造方法的截面图。
[0023] 图11是描述根据实施例的氧化铪的刻蚀机制的示图。
[0024] 图12是描述根据偏置功率的高k材料层和其他材料之间的刻蚀速率方面的差别 的曲线图。
[0025] 图13是描述根据BC13相对于BC1 3和Ar的混合气体的比例的高k材料层和其他 材料之间的刻蚀速率方面的差别的曲线图。
【具体实施方式】
[0026] 下面将参照附图对各种实施例进行更详细的描述。然而,本发明可以以不同的形 式实现,且不应解释为局限于此处阐述的实施例。相反地,提供这些实施例使得本公开将是 彻底的和完全的,这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公 开,同样的附图标记贯穿本发明的各种附图和实施例表示同样的部件。
[0027] 附图未必按比例绘制,在某些情况下,可以夸大比例以清楚地图示实施例的特征。 当第一层被称为"在"第二层"上"或"在"衬底"上"时,这不仅指第一层直接形成在第二层 或衬底上的情况,也指在第一层与第二层或衬底之间存在第三层的情况。
[0028] 实施例公开了用于包括高k材料和金属层的高k金属栅层叠的刻蚀工艺。高k金 属栅层叠可以包括高k材料和其他材料。其他材料可以包括位于高k材料之上的上层材料 (0L)和位于高k材料之下的下层材料。下层材料和上层材料可以是单层或多层。
[0029] 实施例公开了能够同时刻蚀分别位于不同区域中的不同层叠而不产生刻蚀缺陷 的刻蚀工艺。
[0030] 图1是描述根据第一实施例的高k金属栅结构的制造方法的流程图。图1示出了 被执行用于高k金属栅层叠的工艺100。工艺100可以包括针对高k金属栅层叠执行的多 个工艺。
[0031] 图2A到图2E是描述根据第一实施例的高k金属栅结构的制造方法的截面图。
[0032] 根据第一实施例的工艺100可以包括第一工艺110、第二工艺120、第三工艺130、 第四工艺140和第五工艺150。第一工艺110和第三工艺130可以是沉积工艺,第二工艺 120、第四工艺140和第五工艺150可以是刻蚀工艺。
[0033] 在第一工艺110中,可以在衬底201上形成高k金属栅层叠200 (见图2A)。
[0034] 衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包 括娃、单晶娃、多晶娃、非晶娃、硅锗、单晶硅锗、多晶硅锗、掺碳娃、其组合物或其多层物。此 外,衬底201可以包括另一种半导体材料,诸如锗。此外,衬底201可以包括III/V族半导 体,例如,诸如GaAs的化合物半导体衬底。另外,衬底201可以包括绝缘体上硅(SOI)衬底。
[0035] 隔离区202和有源区203可以形成在衬底201中。可以通过隔离区202来界定有 源区203。隔离区202可以是通过沟槽刻蚀而形成的STI (浅沟槽隔离)区。可以使用化学 气相沉积(CVD)或另一种沉积工艺来用介电材料填充沟槽。可以额外使用平坦化工艺(诸 如化学机械抛光(CMP))。
[0036] 高k金属栅层叠200可以是各种不同层的层状结构。高k金属栅层叠200可以包 括高k材料层HK和其他材料层。例如,高k金属栅层叠200可以包括高k材料层HK、上位 层0L和硬掩膜层HM。高k材料层HK可以形成在衬底201上,上位层0L可以形成在高k材 料层HK上。上位层0L可以是单层或多层。硬掩膜层HM可以形成在上位层0L上。
[0037] 在另一实施例中,高k金属栅层叠200可以包括下位层UL、高k材料层HK、上位层 0L以及硬掩膜层HM。下位层UL可以形成在衬底201上,高k材料层HK可以形成在下位层 UL上。上位层0L可以形成在高k材料层HK上。下位层UL可以包括介电材料。下位层UL 可以包括具有比高k材料层HK低的介电常数的材料。下位层UL可以包括氧化硅、氮氧化 硅或其组合。在一些实施例中,可以将下位层UL称作界面层IL。可以在形成高k材料层 HK之前或之后通过热氧化来形成下位层UL。此外,下位层UL可以是通过施加到衬底201 的化学清洗成分而形成的化学氧化物。
[0038] 高k材料层HK可以包括具有比氧化硅的介电常数高的介电常数的材料。例如,高 k材料层HK可以包括具有大于3. 9的介电常数的材
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