具有tsv互连的半导体封装组件的制作方法
【专利说明】具有TSV互连的半导体封装组件
[0001]交叉引用
[0002]本申请要求于2014年12月23日提交的申请序列号为62/095880的美国临时申请的权利，本申请通过弓I用包含其全部内容。
技术领域
[0003]本发明涉及一种半导体封装组件，具体涉及具有TSV互连的半导体封装组件。
【背景技术】
[0004]在电子工程上，娃通孔技术(Through Silicon Via，简称TSV)是一种完全穿过娃晶圆或晶粒的垂直电气连接。与例如堆叠封装这样的可替代方案相比，TSV是由高性能技术构成的。TSV被用于创建三维(3D)半导体封装和3D集成电路。由于连接长度更短，通过TSV的密度大幅度高于可替代方案的密度。
[0005]对于增加了集成度等级、以及提高了性能、带宽、延迟期、功率、重量和形状因素的存储器应用，信号垫与地线垫的比例对于提高耦合效果变得重要。
[0006]因此，需要一种新的3D半导体封装。
【发明内容】
[0007]有鉴于此，本发明提供以下技术方案:
[0008]提供了一种用硅通孔技术(TSV)互连的半导体封装组件。用TSV互连的半导体封装组件的典型实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成，其中TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连位于间隔区域内。第二半导体晶粒安装在第一半导体晶粒上，所述第二半导体晶粒上具有接地衬垫。第一半导体晶粒的第一接地TSV互连具有耦接到第二半导体晶粒的接地衬垫上的第一端子和耦接到位于半导体衬底正面的互连结构上的第二端子。
[0009]用TSV互连的半导体封装组件的另一个实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成。TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连设置在间隔区域内，所述第一接地TSV互连耦接到设置在半导体衬底正面的互连结构上。导电层图案设置在半导体衬底的背面，与到第一半导体晶粒的TSV互连的第一阵列的第一接地TSV互连和第二接地TSV互连相连，或与到第一半导体晶粒的TSV互连的第二阵列的第一接地TSV互连和第二接地TSV互连相连。
[0010]用TSV互连的半导体封装组件的另一个典型实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成。其中TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连设置在间隔区域内。第一半导体晶粒的第一接地TSV互连具有耦接到TSV互连的第一阵列的第二接地TSV互连的或耦接到第一半导体晶粒的TSV互连的第二阵列的第一端子，以及耦接到输入信号地线(Vss)的第二端子。第一接地TSV互连以第一距离与TSV互连的第一阵列分隔开，所述第一距离大于TSV互连的第一阵列的节距。
[0011 ] 本发明通过以上技术方案可以有效地增加集成度。
【附图说明】
[0012]参考所附的示意图，通过阅读下面的详细描述和例子，将能更充分地理解本发明，其中:
[0013]图1是根据本发明的一些实施例的用硅通孔技术互连的半导体封装组件的剖视图。
[0014]图2是根据本发明的一些实施例的用硅通孔技术互连的半导体封装组件的半导体晶粒的仰视图，其示出了半导体封装的TSV阵列区域的设置。
[0015]图3A至3G是根据本发明的一些实施例的图2的放大图，其示出了位于TSV阵列之间的间隔区域内的接地TSV互连的设置。
【具体实施方式】
[0016]下面的描述是执行本发明的最佳预期模式。该描述是为了说明本发明的一般原理并且不应理解为是对其的限制。参考附加的权利要求以确定本发明的范围。
[0017]将针对几个特殊的实施例并结合特定附图对本发明进行描述，但本发明并不受限于此而仅受限于权利要求。所描述的附图仅仅是示意性和非限制性的。在这些附图中，为了说明的目的一些元件的尺寸可能被放大和未按比例绘制。尺寸和相对尺寸不对应本发明实践中的实际尺寸。
[0018]图1是根据本发明的一些实施例的具有TSV互连的半导体封装组件500的剖视图。在一些实施例中，半导体封装组件500可以充当三维(3D)半导体封装组件500。在一些实施例中，3D半导体封装组件500包括至少两个垂直堆叠的半导体晶粒。在这个实施例中，3D半导体封装组件500包括片上系统(SOC)晶粒，例如直接堆叠在SOC晶粒上的逻辑晶粒、存储器晶粒，所述存储器晶粒例如动态随机存取存储器(DRAM)封装。如图1所示，3D半导体封装组件500包括安装在基底200上的第一半导体晶粒300，和堆叠在第一半导体晶粒300上的第二半导体晶粒400。在一些实施例中，第一半导体晶粒300是通过TSV技术制造的。而直接堆叠在第一半导体晶粒300上且与其耦接的第二半导体晶粒400，靠近第一半导体晶粒300的背面形成多个TSV互连。靠近结合在基底200上的第一半导体晶粒300的正面形成多个导电凸块。
[0019]如图1所示，第一半导体晶粒300可以包括半导体衬底302，根据本发明的一些实施例所述衬底具有正面306和与正面306相对的背面308。在一个实施例中，半导体衬底302可以包含硅。在可选的实施例中，锗化硅、块状半导体、应变半导体、复合半导体、绝缘娃(SOI)和其他通用的半导体衬底能够用于作为半导体衬底302。通过在半导体衬底302中植入P型或者η型的杂质可以使其具有期望的导电类型。在一些实施例中，在半导体衬底302的正面306上形成集成电路装置(未示出)，例如晶体管。在半导体衬底302的正面306上、在介电层层叠结构304中形成多个互连结构(包括互连结构318、320、322和324)。在一个实施例中，互连结构322可以由触体、通孔和金属层图案构成，并且所述金属层图案垂直地设置在触体与通孔和/或不同层级中的多个通孔之间。金属层图案的数量取决于第一半导体晶粒300的设计，而本发明的范围并不受限于此。
[0020]一些如图1所示的实施例中，第一半导体晶粒300可以进一步包括成型为从半导体衬底302的背面308穿过半导体衬底302的TSV互连310a、310b、314和316。如图1所示，TSV互连310a被设置为具有节距Pl的第一阵列。而且，TSV互连310b被设置为具有节距P2的第二阵列。在一些实施例中，第一阵列的节距Pl可以设计为与第二阵列的节距P2相等。在一些实施例中，TSV互连310a的第一阵列和TSV互连310b的第二阵列用于从第二半导体晶粒400将输入/输出(1/0)、接地或功率信号传输至基底200。在一些实施例中，TSV互连310a的第一阵列和TSV互连310b的第二阵列被间隔区域346分隔开以遵循安装在其上的第二半导体晶粒400的引脚分配规则(例如JEDECWide I/O存储器规格)。在一些实施例中，间隔区域346可以具有比TSV互连310a的第一阵列的节距Pl和TSV互连310b第二阵列的节距P2大的宽度W。应该注意的是，阵列中的TSV互连的数量是由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计来限定的，并且本发明的范围并不受限于此。而且，TSV互连的第一阵列和第二阵列的TSV互连数量是由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计来限定的，并且本发明的范围并不受限于此。
[0021]在一些如图1所示的实施例中，TSV互连的第一阵列的每个TSV互连310a具有两个端子309a和311a。端子309a与半导体衬底302的背面308对齐，而端子311a靠近(或对齐)半导体衬底302的正面306。类似地，根据本发明的一些实施例，TSV互连的第二阵列的每个TSV互连310b具有两个端子309b和311b。端子309b与半导体衬底302的背面308对齐，而端子311b靠近(或对齐)半导体衬底302的正面306。在一些如图1所示的实施例中，TSV互连的第一阵列的每个TSV互连310a的端子311a可以与互连结构318的第一层金属图案(Ml)相连。而且，互连结构318分别对应于TSV互连的第一阵列的每个TSV互连310a。在一些如图1所示的实施例中，TSV互连的第二阵列的每个TSV互连310b的端子311b可以与互连结构322的第一层金属图案(Ml)相连。而且，互连结构322分别对应于TSV互连的第二阵列的TSV互连310b。
[0022]在一些如图1所示的实施例中，导电凸块334a、334b、336、338位于第一半导体晶粒300的互连结构318、320和324上并且与基底200相接触。导电凸块334a、334b、336、338可以通过在介电层层叠结构304上形成的再分配层(RDL)图案与互连结构318、3