半导体结构的形成方法、静态随机存储器单元的制作方法

半导体结构的形成方法、静态随机存储器单元的制作方法
【专利摘要】一种半导体结构的形成方法和一种静态随机存储器单元，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一鳍部和第二鳍部，第一鳍部和第二鳍部顶部具有掩膜层；在半导体衬底上形成隔离材料层，覆盖第一鳍部、第二鳍部以及掩膜层的侧壁；去除位于第一鳍部顶部的掩膜层；回刻蚀所述隔离材料层，形成隔离层；在所述隔离层表面形成横跨第一鳍部的第一栅极结构，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。上述方法形成半导体结构便于调整鳍式场效应晶体管的阈值电压。
【专利说明】
半导体结构的形成方法、静态随机存储器单元
技术领域
[0001] 本发明设及半导体技术领域，特别设及一种半导体结构的形成方法、一种静态随 机存储器单元。
【背景技术】
[0002] 随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last)工艺得 到了广泛应用，W获得理想的阔值电压，改善器件性能。但是当器件的特征尺寸进一步下降 时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，罐 式场效应晶体管（Fin FET)作为一种多栅器件得到了广泛的关注。
[0003] 在制作罐式晶体管的过程中，需要对罐式场效应晶体管的阔值电压进行调整，W 符合实际电路工作时的需要。现有技术中，可W通过对罐式场效应晶体管的沟道区域进行 离子渗杂，改变罐式场效应晶体管的阔值电压。但是，由于罐式场效应晶体管的罐部宽度 较小，通常需要较高的渗杂浓度才能够获得需要的阔值电压，但是，罐部内进行较高浓度的 渗杂会影响罐式场效应晶体管的沟道区域内的载流子迁移率，并且在相同渗杂浓度的情况 下，由于沟道中杂质浓度的涨落，不同罐式场效应晶体管之间的阔值电压不匹配问题会加 重。
[0004] 另一种调整阔值电压的方法是采用功函数层形成金属栅极，通过调整金属栅极的 功函数来调整罐式场效应晶体管的阔值电压，但是由于N型罐式场效应晶体管与P型罐式 场效应晶体管所要求的功函数不同，从而需要对N型罐式场效应晶体管与P型罐式场效应 晶体管分别采用不同的功函数层，对于同样的N型或P型罐式场效应晶体管，若要得到不同 阔值电压的罐式场效应晶体管，则要采用不同功函数的金属栅极工艺，导致制作工艺非常 复杂，而且难W控制。
[0005] 如何采用简便的方法调整罐式场效应晶体管的阔值电压是目前亟待解决的问题。

【发明内容】

[0006] 本发明解决的问题是提供一种半导体结构的形成方法、一种静态随机存储器单 元，提供一种简单的调整罐式场效应晶体管阔值电压的方法W及提高静态随机存储器的性 能。
[0007] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬 底，所述半导体衬底上形成有若干分立的第一罐部和若干分立的第二罐部，所述第一罐部 和第二罐部顶部具有掩膜层；在半导体衬底上形成隔离材料层，所述隔离材料层的表面与 掩膜层表面齐平，且覆盖第一罐部、第二罐部W及掩膜层的侧壁；去除位于第一罐部顶部的 掩膜层；回刻蚀所述隔离材料层，形成隔离层，所述隔离层的表面低于第一罐部和第二罐部 的顶部；在所述隔离层表面形成横跨第一罐部的第一栅极结构，所述第一栅极结构覆盖第 一罐部的侧壁和顶部，在所述隔离层表面形成覆盖第二罐部侧壁和掩膜层侧壁的第二栅极 结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。
[000引可选的，所述掩膜层的厚度为500A~600A。
[0009] 可选的，所述掩膜层的材料为氮化娃。
[0010] 可选的，去除位于第一罐部顶部的掩膜层的方法包括：在所述隔离材料层和部分 掩膜层表面形成具有开口的图形化掩膜层，所述开口暴露出第一罐部顶部的掩膜层表面； W所述图形化掩膜层为掩膜，去除所述第一开口顶部的掩膜层，暴露出第一罐部的顶部。
[0011] 可选的，采用湿法刻蚀工艺去除所述第一罐部顶部的掩膜层。
[0012] 可选的，所述湿法刻蚀工艺采用的刻蚀溶液为憐酸溶液。
[0013] 可选的，形成所述第一栅极结构和第二栅极结构的方法包括：在所述隔离层表面 形成横跨第一罐部的第一伪栅结构，所述第一伪栅结构覆盖第一罐部的侧壁和顶部，在所 述隔离层表面形成覆盖第二罐部侧壁和掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和 第二伪栅结构的顶部与掩膜层顶部齐平；在所述隔离层表面形成第一介质层，所述第一介 质层的表面与第一伪栅结构、第二伪栅结构齐平，且覆盖所述第一伪栅结构和第二伪栅结 构的侧壁；去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第二凹槽；在所述第 一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。
[0014] 可选的，所述第一伪栅结构包括第一伪栅介质层和位于所述第一伪栅介质层表面 的第一伪栅，所述第二伪栅结构包括第二伪栅介质层和位于所述第二伪栅介质层表面的第 二伪栅。
[0015] 可选的，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一栅 极，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二栅极。
[0016] 可选的，还包括：在形成所述第一介质层之前，在所述第一伪栅结构两侧的第一罐 部内形成第一源漏极，在第二伪栅结构两侧的第二罐部内形成第二源漏极。
[0017] 可选的，还包括：在所述第一栅极结构和第二栅极结构上形成第一金属接触，在第 一源漏极和第二源漏极上形成第二金属接触。
[0018] 可选的，形成所述第一金属接触和第二金属接触的方法包括：在所述第一介质层、 第一栅极结构和第二栅极结构表面形成第二介质层；刻蚀第二介质层，在所述第一栅极结 构、第二栅极结构表面形成第一通孔；刻蚀第二介质层和第一介质层，在所述第一源漏极、 第二源漏极表面形成第二通孔；在所述第一通孔和第二通孔内填充金属材料，形成位于第 一通孔内的第一金属接触和位于第二通孔内的第二金属接触。
[0019] 可选的，通过第一金属接触对覆盖第二罐部一侧侧壁的第二栅极结构施加背偏 压，调整覆盖所述第二罐部另一侧侧壁的第二栅极结构与所述第二罐部构成的罐式场效应 晶体管的阔值电压。
[0020] 本发明的技术方案还提供一种静态随机存储器单元，包括：传输晶体管，所述传输 晶体管包括罐部、覆盖部分罐部顶部的掩膜层、位于罐部两侧覆盖部分罐部侧壁W及掩膜 层侧壁的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面齐平。
[0021] 可选的，还包括：上拉晶体管和下拉晶体管，所述传输晶体管的背栅极与上拉晶体 管的源极电连接。
[0022] 可选的，所述上拉晶体管的栅极与下拉晶体管的栅极电连接。
[0023] 可选的，所述上拉晶体管和下拉晶体管为罐式场效应晶体管。
[0024] 可选的，通过金属接触同时连接传输晶体管的背栅极与上拉晶体管的源极。
[00巧]可选的，所述掩膜层的材料为氮化娃。
[0026] 可选的，所述掩膜层的厚度为500A~600人。：
[0027] 与现有技术相比，本发明的技术方案具有W下优点：
[0028] 本发明的技术方案的半导体结构的形成方法中，在半导体衬底上形成若干分立的 第一罐部和第二罐部，所述第一罐部和第二罐部顶部具有掩膜层；然后，去除第一罐部顶部 的掩膜层，在在半导体衬底上形成隔离层，在半导体衬底上形成隔离；然后形成横跨第一罐 部的第一栅极结构、覆盖第二罐部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构、 第二栅极结构的顶部和掩膜层的顶部齐平。由于，所述第一罐部顶部的掩膜层被去除，而所 述第一栅极结构和第二栅极结构的顶部表面与第二罐部顶部的掩膜层齐平，所W所述第一 栅极结构的顶部高于第一罐部的底部，所述第一栅极结构覆盖第一罐部的侧壁和顶部，而 第二栅极结构，位于第二罐部的两侧，覆盖第二罐部侧壁和掩膜层侧壁。本发明的技术方案 可W同时形成两种结构的罐式场效应晶体管，可W通过对覆盖第二罐部一侧侧壁的第二栅 极结构施加背偏压，从而调整覆盖第二罐部另一侧侧壁的第二栅极结构与所述第二罐部构 成的罐式场效应晶体管的阔值电压。从而可W简单，准确的对罐式场效应晶体管的阔值电 压进行调整，并且所述半导体结构的形成过程，步骤简单。
[0029] 进一步，所述掩膜层的厚度为500A~600A，由于所述第一栅极结构和第二栅极 结构顶部与掩膜层的表面齐平，所述掩膜层的厚度限定了第一罐部顶部的第一栅极结构的 高度。所述掩膜层的厚度为500A~A00A，使得所述掩膜层能够对第一罐部顶部起到足够 的保护作用，同时，使得所述第一罐部顶部表面的第一栅极结构具有足够的厚度，避免在进 行平坦化使第一栅极结构的表面与掩膜层表面齐平的过程中，暴露出所述第一栅极结构下 方的第一罐部顶部。
[0030] 本发明的技术方案的静态随机存储器单元中，包括传输晶体管，所述传输晶体管 包括罐部、覆盖部分罐部顶部的掩膜层、位于罐部两侧覆盖部分罐部侧壁W及掩膜层侧壁 的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面齐平。所述栅极与罐部之间构成 罐式场效应晶体管，而所述背栅用于调整所述罐式场效应晶体管的阔值电压，可W对所述 背栅施加电压，提高所述传输晶体管的阔值电压，降低传输晶体管的饱和电流，从而提高所 述静态随机存储器单元的读出抗干扰能力。
[0031] 进一步的，所述静态随机存储器单元还包括上拉晶体管和下拉晶体管，所述传输 晶体管的背栅极与上拉晶体管的源极电连接。通过所述上拉晶体管的源极给传输晶体管的 背栅极反馈背偏压，从而不用额外对所述背栅极施加背偏压，不需要对静态随机存储器单 元的结构进行改变。
【附图说明】
[0032] 图1至图19是本发明的实施例的半导体形成过程的结构示意图；
[0033] 图20至图23是本发明的实施例的静态随机存储器单元的结构和电路示意图。
【具体实施方式】
[0034] 如【背景技术】中所述，现有的罐式场效应晶体管的阔值电压调整较为复杂，很难对 罐式场效应晶体管的阔值电压做出准确的调整。
[0035] 本发明的实施例中，提供一种半导体结构的形成方法，所述半导体结构能够同时 在半导体衬底上形成横跨第一罐部的第一栅极结构，和位于第二罐部两侧且覆盖第二罐部 侧壁的第二栅极结构。
[0036] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0037] 请参考图1，提供半导体衬底100,所述半导体衬底100上形成若干分立的第一罐 部101，若干分立的第二罐部102,所述第一罐部101和第二罐部102顶部具有掩膜层103。 [003引所述半导体衬底100的材料包括娃、错、错化娃、神化嫁等半导体材料，所述半导 体衬底100可W是体材料也可W是复合结构如绝缘体上娃。本领域的技术人员可W根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为单晶娃衬底。
[0039] 形成所述第一罐部101和第二罐部102的方法包括：在半导体衬底100表面形成 掩膜层103,所述掩膜层103覆盖部分半导体衬底100表面；W所述掩膜层103为掩膜，刻 蚀所述半导体衬底100,形成第一罐部101和第二罐部102。所述掩膜层103的材料为氮化 娃，所述掩膜层103的厚度为500A~600A,。
[0040] 本实施例中，W形成四个第一罐部101和两个第二罐部102作为示例，在本发明 的其他实施例中，可W更加实际需要形成1个W上的第一罐部101和1个W上的第二罐部 102,并且，所述第一罐部101和第二罐部102的具体位置也可W根据实际电路进行调整。
[0041] 请参考图2,在半导体衬底100上形成隔离材料层200,所述隔离材料层200的表 面与掩膜层103表面齐平，且覆盖第一罐部101、第二罐部102 W及掩膜层103的侧壁。
[0042] 所述隔离材料层200的材料为氧化娃、氮氧化娃或多孔氧化娃层绝缘介质材料。 形成所述隔离材料层200的方法包括，在所述半导体衬底100上沉积隔离材料，使所述隔离 材料覆盖第一罐部101、第二罐部102和掩膜层103 ;然后W所述掩膜层103为停止层，对所 述隔离材料进行平坦化，形成隔离材料层200,使所述隔离材料层200的表面与所述掩膜层 103的表面齐平。
[0043] 可W采用化学气相沉积工艺、可流动性化学气相沉积工艺、物理沉积工艺等方法 在半导体衬底上形成所述隔离材料。所述隔离材料层200后续用于形成隔离层，作为相邻 罐部之间的隔离结构。
[0044] 本实施例中，所述隔离材料层200的表面与所述掩膜层103的表面齐平，便于后续 在所述隔离材料层200表面形成图形化掩膜层。
[0045] 请参考图3,在所述隔离材料层200和部分掩膜层103表面形成具有开口的图形化 掩膜层201，所述开口暴露出第一罐部101顶部的掩膜层103表面。
[0046] 所述图形化掩膜层201的材料可W是光刻胶、无定形碳等掩膜材料。本实施例中， 所述图形化掩膜层201的材料为光刻胶，形成所述图形化掩膜层201的方法包括：采用旋涂 工艺，在所述掩膜层103和隔离材料层200表面形成光刻胶层；对所述光刻胶层进行曝光显 影，形成具有开口的图形化掩膜层201。
[0047] 所述开口暴露出第一罐部101顶部的掩膜层103表面。本实施例中，所述开口还 暴露出所述第一罐部101顶部的掩膜层103两侧的部分隔离材料层表面，从而可W提高所 述开口的宽度，降低对光刻胶层进行曝光显影形成图形化掩膜层201的难度。
[0048] 请参考图4,去除位于第一罐部101顶部的掩膜层103。
[0049] 具体的，本实施例，W所述图形化掩膜层201 (请参考图3)为掩膜，采用湿法刻蚀 工艺去除所述开口下方的第一罐部101顶部的掩膜层103。
[0050] 本实施例中，所述掩膜层103的材料为氮化娃，所述湿法刻蚀工艺采用的刻蚀溶 液为憐酸溶液，所述湿法刻蚀工艺对掩膜层103具有较高的刻蚀选择性，而不会刻蚀隔离 材料层200,所W，虽然图形化掩膜层201的开口暴露出部分掩膜层103两侧的隔离材料层 200,但是，在去除所述掩膜层103的过程中，不会对所述隔离材料层进行刻蚀。
[0051] 去除所述第一罐部101顶部的掩膜层103之后，暴露出第一罐部101的顶部，使得 后续在第一罐部101上形成的第一栅极结构能够覆盖第一罐部101的顶部。
[0052] 去除所述掩膜层103之后，去除所述图形化掩膜层201。
[0053] 请参考图5,回刻蚀所述隔离材料层200 (请参考图4)，形成隔离层202,所述隔离 层202的表面低于第一罐部101和第二罐部102的顶部。
[0054] 可W采用干法刻蚀工艺或湿法刻蚀工艺回刻蚀所述隔离材料层200,使所述隔离 材料层200的厚度下降，形成隔离层202,所述隔离层202的表面低于第一罐部101和第二 罐部102的顶部，从而暴露出第一罐部101的顶部和部分侧壁，暴露出第二罐部102的部分 侧壁。 阳化5] 所述隔离层202作为相邻第一罐部101、第二罐部102之间的隔离结构，也作为后 续形成的第一栅极结构和第二栅极结构与半导体衬底100之间的隔离结构。
[0056] 请参考图6,形成覆盖所述隔离层202、第一罐部101、第二罐部102 W及掩膜层 103的伪栅介质材料层301和覆盖所述伪栅介质材料层301表面的伪栅材料层302。
[0057] 所述伪栅介质材料层301的材料为氧化娃或氮氧化娃，所述伪栅材料层302的材 料为多晶娃。
[0058] 可W采用原子层沉积工艺、化学气相沉积工艺形成所述伪栅介质材料层301，采用 化学气相沉积工艺形成所述伪栅材料层302。
[0059] 后续刻蚀所述伪栅材料层302和伪栅介质材料层301，形成第一伪栅结构和第二 伪栅结构。
[0060] 在本发明的其他实施例中，也可W仅形成覆盖所述隔离层202、第一罐部101、第 二罐部102 W及掩膜层103的伪栅材料层302。
[0061] 请参考图7, W所述掩膜层103作为停止层，对所述伪栅材料层302和伪栅介质材 料层301进行平坦化。
[0062] 采用化学机械研磨工艺，对所述伪栅材料层302和伪栅介质材料层301进行平坦 化，暴露出第二罐部102顶部的掩膜层103的表面。
[0063] 请参考图8,刻蚀所述伪栅材料层302和伪栅介质材料层301，形成横跨第一罐部 的第一伪栅结构，所述第一伪栅结构覆盖第一罐部的侧壁和顶部，在所述隔离层表面形成 覆盖第二罐部侧壁和掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和第二伪栅结构的顶 部与掩胺层103顶部齐平。
[0064] 所述第一伪栅结构包括第一伪栅介质层311和位于所述第一伪栅介质层311表面 的第一伪栅312,所述第二伪栅结构包括第二伪栅介质层321和位于所述第二伪栅介质层 321表面的第二伪栅322。
[0065] 形成所述第一伪栅结构和第二伪栅结构的方法包括：在所述伪栅材料层302和掩 膜层103表面形成掩膜堆叠层，所述掩膜堆叠层包括：氮化娃层402和氧化娃层403。本实 施例中，在形成所述掩膜堆叠层之前，对所述伪栅材料层302和掩膜层103表面形成热氧化 层401，所述热氧化层401可W提高后续形成的氮化娃层402与伪栅材料层302之间的界面 质量。形成所述掩膜堆叠层之后，对所述掩膜堆叠层进行图形化，然后W所述掩膜堆叠层为 掩膜，刻蚀所述伪栅材料层和伪栅介质材料层，形成所述第一伪栅结构和第二伪栅结构。本 实施例中，同时还刻蚀所述掩膜层103,使得所述掩膜层103覆盖部分第二罐部102顶部。
[0066] 请参考图9,为形成所述第一伪栅结构和第二伪栅结构之后的俯视示意图。
[0067] 请参考图10,为沿图8中割线AA'方向的剖面示意图，其中省略了所述掩膜堆叠结 构及热氧化层401。
[0068] 由于所述第一伪栅结构横跨所述第一罐部101，覆盖第一罐部101的部分侧壁及 顶部，所述沿AA'割线的剖面示意图中，第一罐部101顶部被第一伪栅结构覆盖。 W例请参考图11，为沿图8中割线BB'方向的剖面示意图，其中省略了所述掩膜堆叠结 构及热氧化层401。
[0070] 由于第二罐部102顶部具有掩膜层103,所W沿图8割线AA'的剖面示意图中，所 述第二罐部102的部分顶部被掩膜层103覆盖。
[0071] 请参考图12和图13,在所述第一伪栅结构两侧的第一罐部101内形成第一源漏 极401，在所述第二伪栅结构两侧的第二罐部102内形成第二源漏极402,并且，在隔离层 200表面形成第一介质层500,所述第一介质层500的表面与第一伪栅结构、第二伪栅结构 齐平，且覆盖所述第一伪栅结构和第二伪栅结构的侧壁。图12为在图10基础上形成第一 源漏极401和第一介质层500的剖面示意图，图13为在图11基础上形成第二源漏极402 和第一介质层500的剖面示意图。
[0072] 本实施例中，在形成所述第一源漏极401和第二源漏极402之前，分别在第一伪栅 结构侧壁表面形成第一侧墙313,在所述第二伪栅结构和掩膜层103侧壁表面形成第二侧 墙323,然后对所述第一罐部101和第二罐部102进行离子注入，形成所述第一源漏极401 和第二源漏极402。在本发明的其他实施例中，也可W在所述第一伪栅结构两侧的第一罐部 101和第二伪栅结构两侧的第二罐部102内形成凹槽之后，在所述凹槽内填充应力材料，形 成所述第一源漏极401和第二源漏极402,所述第一源漏极401和第二源漏极402可W提高 形成的罐式场效应晶体管的载流子迁移率。
[0073] 在形成所述第一源漏极401和第二源漏极402之后，在所述隔离层200表面形成 第一介质层500,所述第一介质层500的材料为氧化娃、碳氧化娃或多孔氧化娃等绝缘介质 材料。
[0074] 请参考图14和图15,去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第 二凹槽；在所述第一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。
[00巧]可W采用湿法刻蚀工艺或干法刻蚀工艺去除所述第一伪栅结构和第二伪栅结构， 在第一介质层500内分别形成第一凹槽和第二凹槽，所述第一凹槽暴露出部分第一罐部 101的表面，第二凹槽暴露出第二凹槽102 W及掩膜层103的表面。其中，第一栅极结构包 括第一栅介质层511和位于第一栅介质层511表面的第一栅极512。
[0076] 请参考图16,为形成所述第一栅极结构、第二栅极结构之后沿垂直第一罐部101 和第二罐部102长度方向的剖面示意图。
[0077] 所述第一栅极结构包括第一栅介质层511和第一栅极512,所述第二栅极结构包 括第二栅介质层521和第二栅极522。
[0078] 所述第一栅极结构横跨第一罐部101，覆盖第一罐部101的部分侧壁和顶部，本实 施例中，所述第一栅极结构可W同时横跨多个第一罐部101，也可W单独横跨一个第一罐部 101。
[0079] 由于所述第二罐部102顶部被掩膜层103覆盖，所W，所述第二栅极结构仅覆盖第 二罐部102的侧壁，所W，第二罐部102两侧的第二栅极结构为不连续的结构。所述第二罐 部102 -侧的第二栅极结构可W作为罐式场效应晶体管的栅极结构，而与该栅极结构相对 的位于第二罐部102另一侧的第二栅极结构则作为该罐式场效应晶体管的背栅结构，通过 对所述背栅结构施加电压，可W调整所述罐式场效应晶体管的阔值电压。
[0080] 本实施例中，所述第一栅极结构和第二栅极结构的形成方法包括：在所述第一凹 槽和第二凹槽的内壁表面、第一介质层500表面依次形成栅介质材料层和位于所述栅介质 材料层表面的栅极材料层，所述栅极材料层填充满所述第一凹槽和第二凹槽；W所述掩膜 层103为掩膜，所述栅极材料层和栅介质材料层进行平坦化，形成位于第一凹槽内的第一 栅极结构和位于第二凹槽内的第二栅极结构。所述掩膜层103的厚度，限定了第一罐部101 顶部的第一栅极结构的高度。本实施例中，所述掩膜层103的厚度为梅或~6〇0藻:，使得 所述第一罐部101顶部表面的第一栅极512具有足够的厚度。所述栅介质材料层包括Si化 层、位于Si〇2层表面的高k介质层，所述栅极材料层包括位于高k介质层表面的介质保护 覆盖层、位于介质保护覆盖层表面的功函数层和位于功函数层表面的金属电极层。
[0081] 请参考图17,在所述第一介质层500、第一栅极512、掩膜层103和第二栅极522表 面形成第二介质层600,在所述第二介质层600内形成位于第一栅极512和第二栅极522表 面的第一金属接触513。
[0082] 所述第二介质层600的材料为氧化娃、碳氧化娃或多孔氧化娃等绝缘介质材料。 可W采用化学气相沉积工艺形成所述第二介质层600。
[0083] 形成所述第一金属接触513的方法包括：刻蚀所述第二介质层600,在所述第一栅 极512和第二栅极522表面形成第一通孔，然后在所述第一通孔内填充金属材料，形成位于 第一通孔内的第一金属接触513,所述第一金属接触513用于连接所述第一栅极512和第二 栅极522。
[0084] 本实施例中，由于所述第二罐部102顶部具有掩膜层103,所W，第二罐部102两 侧的第二栅极522之间不连续，需要在第二罐部102两侧的第二栅极522表面分别形成第 一金属接触513,后续可W通过所述第一金属栅极513对第二罐部102两侧的第二栅极522 分别施加电压。所述第二罐部102 -侧的第二栅极结构可W作为罐式场效应晶体管的栅极 结构，而与该栅极结构相对的位于第二罐部102另一侧的第二栅极结构则作为该罐式场效 应晶体管的背栅结构，可W通过第一金属接触513对所述背栅结构施加背偏压，从而调整 所述第二罐部102所在的罐式场效应晶体管的阔值电压。不需要通过对第二罐部102进行 阔值电压调整注入，从而可W避免离子注入对第二罐部102内的载流子迁移率造成不量的 影响，也不需要在第二栅极结构内形成不同的功函数层，W调整所述第二罐部102所形成 的罐式场效应晶体管的阔值电压，所W，本实施例的方法，对第二罐部102所在的罐式场效 应晶体管的阔值电压进行调整，方法简单。并且，通过在背栅结构上施加不同的背偏压，可 W使所述罐式场效应晶体管具有不同的阔值电压。
[0085] 请参考图18和图19,在第一源漏极401表面和第二源漏极402表面形成第二金属 接触523。所述图18和图19,分别为沿第一罐部101和第二罐部102长度方向的剖面示意 图。
[0086] 具体的，形成所述第二金属接触523的方法包括：刻蚀所述第二介质层600和第一 介质层500,在第一源漏极401和第二源漏极402表面形成第二通孔；在所述第二通孔内填 充金属材料，形成第二金属接触523。
[0087] 本实施例中，分别形成所述第一金属接触513和第二金属接触523,在本发明的其 他实施例中，也可W先形成所述第一通孔和第二通孔之后，同时在所述第一通孔和第二通 孔内填充金属材料，同时形成所述第一金属接触513和第二金属接触523。
[0088] 本发明的实施例中，去除第一罐部顶部的掩膜层，而保留第二罐部顶部的掩膜层， 后续形成横跨第一罐部的第一栅极结构和覆盖第二罐部部分侧壁的第二栅极结构，并且， 所述第一栅极结构和第二栅极结构的表面与掩膜层的表面齐平。所W，第一栅极结构横跨 第一罐部，覆盖第一罐部的侧壁及顶部，而第二栅极结构仅覆盖第二罐部的侧壁，第二罐部 两侧的第二栅极结构被掩膜层隔离，位于第二罐部一侧的第二栅极结构可W作为罐式场效 应晶体管的栅极结构，而位于第二罐部另一侧的第二栅极结构作为罐式场效应晶体管的背 栅极，对所述背栅极施加电压，可W调整第二罐部所在的罐式场效应晶体管的阔值电压，从 而便于调节罐式场效应晶体管的阔值电压。
[0089] 本发明的实施例中，还提供一种静态随机存储器单元结构。
[0090] 请参考图20和21，分别为一种静态随机存储器单元结构的示意图和电路示意图。
[0091] 其中所述静态随机存储器单元包括：传输晶体管10、下拉晶体管20、上拉晶体管 30, W及连接上述晶体管的栅极的若干第一金属接触50、连接上述晶体管的源漏极的若干 第二金属接触40。所述静态随机存储器单元还包括另一部分与该传输晶体管10、下拉晶体 管20、上拉晶体管40呈中屯、对称分布的=个晶体管。
[0092] 传输晶体管10、下拉晶体管20、上拉晶体管30均为结构相同的罐式场效应晶体 管。对于高密度的罐式场效应晶体管构成的静态随机存储器，读取噪声容限是一个重要的 性能参数。读取噪声容限越大，静态随机存储器的抗干扰性越强。表征静态随机存储器的 读取噪声容限的参数P =下拉晶体管饱和电流/传输晶体管饱和电流，越大，静态随机存 储器的抗干扰性越大。由于罐式场效应晶体管的罐部尺寸很小，很难随意改变罐部的尺寸， 所W，所述传输晶体管10、下拉晶体管20、上拉晶体管30的饱和电流接近，所W运种情况下 0 = 1。可W通过对传输晶体管10的沟道区域进行阔值调整注入，提高传输晶体管10的 阔值电压，从而降低传输晶体管10的饱和电流，从而提高所述P值，但是由于离子注入的 过程很难准确控制，不同晶体管中的注入浓度会有起伏，导致静态随机存储器个单元的不 对称性和不匹配问题，对静态随机存储器的性能造成不良影响。
[0093] 请参考图22,为另一静态随机存储器单元的结构示意图。
[0094] 所述静态随机存储器单元中，包括传输晶体管11，所述传输晶体管11包括罐部 15、覆盖部分罐部15顶部的掩膜层14、位于罐部15两侧覆盖部分罐部15侧壁W及掩膜层 14侧壁的背栅极12和栅极13,所述背栅极12和栅极13的表面与掩膜层14表面齐平。所 述背栅极12与栅极13之间通过罐部15和掩膜层14隔离，所述栅极12作为传输晶体管11 的栅极，而所述背栅极12则用于调节所述传输晶体管11的阔值电压。
[0095] 本实施例中，所述静态随机存储器单元还包括：上拉晶体管31和下拉晶体管21， 所述上拉晶体管31和下拉晶体管21为罐式场效应晶体管；所述上拉晶体管31的栅极与下 拉晶体管的栅极21电连接。本实施例中，所述上拉晶体管31的栅极与下拉晶体管的栅极 21的栅极为连续结构。
[0096] 所述传输晶体管11的背栅极12与上拉晶体管31的源极32电连接。从而所述上 拉晶体管31的源极32能够给传输晶体管11的背栅极12提供反馈的背偏压。在所述传输 晶体管11开启状态时，当所述上拉晶体管31的源极32处在低电平时，所述低电平一般为 0V，所述传输晶体管13的背栅极12上的背偏压为0V，所述传输晶体管13为一个阔值电压 固定的单栅极晶体管，晶体管的工作电流为Ipgl ;当所述上拉晶体管31的源极32端的处 在高电平时，所述高电平一般大于0V，小于IV，能够给传输晶体管11的背栅极12提供大 于0的背偏压，从而与上拉晶体管31的源极32处在低电平时相比，所述传输晶体管11的 阔值电压提高，此时所述传输晶体管11的工作电流为Ipg2,从而使得Ipg2<Ipgl。由于静 态随机存储器工作时上拉晶体管31的源极32的电平在0和1之间变化，因此传输晶体管 11的工作电流在Ipgl~Ipg2之间变化。而下拉晶体管21是常规的多栅极晶体管工作电 流为Ipd,下拉晶体管21的沟道面积大于传输晶体管的沟道面积，由于晶体管的沟道面积 越大，工作电流越大，显然Ipd〉Ipgl〉Ipg2。因此，静态随机存储器的0比值在Wp^pgl和 Wp^pg2之间，但始终大于1，因而与现有技术相比，提高了静态随机存储器读出抗干扰能 力。上述工作电流即为晶体管工作时的饱和电流。
[0097] 本实施例中，通过下拉晶体管的源极32给传输晶体管11的背栅极12反馈背偏 压，提高所述传输晶体管11的阔值电压，从而，减小所述传输晶体管11的饱和电流，使得静 态随机存储器单元的P值提高，从而提高静态随机存储器单元的读取抗干扰能力，提高静 态随机存储器的稳定性。并且，不需要改变所述静态随机存储器的结构和面积。
[0098] 本实施例中，所述静态随机存储器单元还包括连接所述传输晶体管11、上拉晶体 管31和下拉晶体管21的栅极的第=金属接触51，连接所述传输晶体管11、上拉晶体管31 和下拉晶体管21的源极和漏极的第四金属接触52。
[0099] 本实施例中，连接所述背栅极12的第=金属接触51与连接上拉晶体管的源极32 的第四金属接触52电接触，从而实现传输晶体管11的背栅极12电连接，通过所述上拉晶 体管的源极32向传输晶体管11的背栅极12反馈背偏压。
[0100] 本实施例中，所述掩膜层14的材料为氮化娃，所述掩膜层的厚度为 500A ~600A。 阳101] 本实施例中，所述下拉晶体管21与所述传输晶体管11的罐部为同一罐部，使得所 述传输晶体管11的漏极与下拉晶体管21的源极连接，而所述下拉晶体管21的源极通过第 四金属接触52与上拉晶体管31的源极32电连接。
[0102] 所述静态随机存储器单元中还包括与所述传输晶体管11、下拉晶体管21和上拉 晶体管31 W及第=金属接触51、第四金属接触52中屯、对称的结构。 阳103] 请参考图23,为上述静态随机存储器单元的电路结构示意图。
[0104] 所述静态随机存储器单元中的下拉晶体管31的源极向传输晶体管11的背栅极反 馈背偏压，从而降低传输晶体管11的饱和电流，提高静态随机存储器单元0值，从而提高 静态随机存储器单元的稳定性能。
[0105] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种半导体结构的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底上形成有若干分立的第一鳍部和若干分立的第二鳍 部，所述第一鳍部和第二鳍部顶部具有掩膜层； 在半导体衬底上形成隔离材料层，所述隔离材料层的表面与掩膜层表面齐平，且覆盖 第一鳍部、第二鳍部以及掩膜层的侧壁； 去除位于第一鳍部顶部的掩膜层； 回刻蚀所述隔离材料层，形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的 顶部； 在所述隔离层表面形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍 部的侧壁和顶部，在所述隔离层表面形成位于第二鳍部两侧且覆盖第二鳍部侧壁和掩膜层 侧壁的第二栅极结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。2. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为 500A；~6(} οΑ. ο3. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为 氮化娃。4. 根据权利要求1所述的半导体结构的形成方法，其特征在于，去除位于第一鳍部顶 部的掩膜层的方法包括：在所述隔离材料层和部分掩膜层表面形成具有开口的图形化掩膜 层，所述开口暴露出第一鳍部顶部的掩膜层表面；以所述图形化掩膜层为掩膜，去除所述第 一开口顶部的掩膜层，暴露出第一鳍部的顶部。5. 根据权利要求4所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去 除所述第一鳍部顶部的掩膜层。6. 根据权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采 用的刻蚀溶液为磷酸溶液。7. 根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一栅极结 构和第二栅极结构的方法包括：在所述隔离层表面形成横跨第一鳍部的第一伪栅结构，所 述第一伪栅结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成覆盖第二鳍部侧壁和 掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和第二伪栅结构的顶部与掩膜层顶部齐 平；在所述隔离层表面形成第一介质层，所述第一介质层的表面与第一伪栅结构、第二伪栅 结构齐平，且覆盖所述第一伪栅结构和第二伪栅结构的侧壁；去除所述第一伪栅结构和第 二伪栅结构，形成第一凹槽和第二凹槽；在所述第一凹槽内形成第一栅极结构，在第二凹槽 内形成第二栅极结构。8. 根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一伪栅结构包 括第一伪栅介质层和位于所述第一伪栅介质层表面的第一伪栅，所述第二伪栅结构包括第 二伪栅介质层和位于所述第二伪栅介质层表面的第二伪栅。9. 根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一栅极结构包 括第一栅介质层、位于第一栅介质层表面的第一栅极，所述第二栅极结构包括第二栅介质 层、位于第二栅介质层表面的第二栅极。10. 根据权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述 第一介质层之前，在所述第一伪栅结构两侧的第一鳍部内形成第一源漏极，在第二伪栅结 构两侧的第二鳍部内形成第二源漏极。11. 根据权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在所述第一 栅极结构和第二栅极结构上形成第一金属接触，在第一源漏极和第二源漏极上形成第二金 属接触。12. 根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一金属 接触和第二金属接触的方法包括：在所述第一介质层、第一栅极结构和第二栅极结构表面 形成第二介质层；刻蚀第二介质层，在所述第一栅极结构、第二栅极结构表面形成第一通 孔；刻蚀第二介质层和第一介质层，在所述第一源漏极、第二源漏极表面形成第二通孔；在 所述第一通孔和第二通孔内填充金属材料，形成位于第一通孔内的第一金属接触和位于第 二通孔内的第二金属接触。13. 根据权利要求11所述的半导体结构的形成方法，其特征在于，通过第一金属接触 对覆盖第二鳍部一侧侧壁的第二栅极结构施加背偏压，调整覆盖所述第二鳍部另一侧侧壁 的第二栅极结构与所述第二鳍部构成的鳍式场效应晶体管的阈值电压。14. 一种静态随机存储器单元，其特征在于，包括： 传输晶体管，所述传输晶体管包括鳍部、覆盖部分鳍部顶部的掩膜层、位于鳍部两侧覆 盖部分鳍部侧壁以及掩膜层侧壁的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面 齐平。15. 根据权利要求14所述的静态随机存储器单元，其特征在于，还包括：上拉晶体管和 下拉晶体管，所述传输晶体管的背栅极与上拉晶体管的源极电连接。16. 根据权利要求15所述的静态随机存储器单元，其特征在于，所述上拉晶体管的栅 极与下拉晶体管的栅极电连接。17. 根据权利要求15所述的静态随机存储器单元，其特征在于，所述上拉晶体管和下 拉晶体管为鳍式场效应晶体管。18. 根据权利要求15所述的静态随机存储器单元，其特征在于，通过金属接触同时连 接传输晶体管的背栅极与上拉晶体管的源极。19. 根据权利要求14所述的静态随机存储器单元，其特征在于，所述掩膜层的材料为 氮化娃。20. 根据权利要求14所述的静态随机存储器单元，其特征在于，所述掩膜层的厚度为 500A ~600A。
【文档编号】H01L27/11GK105826266SQ201510006068
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】居建华, 俞少峰
【申请人】中芯国际集成电路制造(上海)有限公司