掩模式只读存储器及其形成方法

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掩模式只读存储器及其形成方法
【专利摘要】一种掩模式只读存储器及其形成方法,其中形成方法包括:半导体衬底沿其厚度方向具有第一部分、第二部分,位于第一部分上且与第一部分接触的第二部分,第一部分具有第一型掺杂且沿第一方向分为隔离开的若干埋线;在埋线上的第二部分中形成沿第二方向隔离开的若干二极管,二极管具有第一电极、位于第一电极上的第二电极,第一电极与埋线接触,所第一电极具有第二掺杂且第二电极具有第二型掺杂;第二型掺杂和第一型掺杂为两反型掺杂,第一、二方向为两不同方向。本发明提供一种新的掩模式只读存储器,其形成工艺不会影响CMOS器件及其上的互连结构的性能,新的掩模式只读存储器可靠性较高。
【专利说明】
掩模式只读存储器及其形成方法
技术领域
[0001]本发明涉及半导体技术领域,特别涉及一种掩模式只读存储器及其形成方法。
【背景技术】
[0002]在目前存储器的类型中,只读存储器ROM (Read only Memory,ROM),是能对其存储的内容读出,而不能对其重新写入的存储器。这种存储器一旦存入了原始信息后,在程序执行过程中,只能将内部信息读出,而不能随意重新写入新的信息去改变原始信息。因此,通常用它存放固定不变的程序、常数以及汉字字库,甚至用于操作系统的固化。
[0003]掩模式只读存储器(Mask ROM)为只读存储器的一种。现有的一种掩模式只读存储器是以MOS晶体管为存储单元的存储器,其工作原理为:通过对不同MOS晶体管的栅极下的沟道区选择掺杂或不掺杂,使得MOS晶体管的阈值电压不同,通过施加同一栅极电压,处于工作状态的MOS晶体管读出数值为“1”,处于关闭状态的MOS晶体管读出数值为“O”。
[0004]但是,以MOS晶体管为存储单元的掩模式只读存储器的缺点在于:占用面积较大,成本高;随着集成度提高,沟道区的特征尺寸减小,容易引起短沟道效应、热载流子效应、源-漏穿通等问题,造成存储器的可靠性下降,也限制了掩模式只读存储器朝向较小尺寸方向发展。
[0005]为解决上述问题,现有技术提出另一种掩模式只读存储器,该掩模式只读存储器以pn结二极管为存储单元。其工作原理为:在同一字线上电连接的若干二极管中,每个二极管对应一条位线,对与位线电连接的二极管赋值为“ I ”,不与位线电连接的二极管赋值为“O”。
[0006]在该掩模式只读存储器形成工艺中,通常是在半导体衬底上形成CMOS器件之后,在互连结构的形成过程中制作二极管。具体步骤包括:
[0007]首先,在层间介质层中形成接触孔,在接触孔中填充满非晶硅并对非晶硅进行高温处理,以使其晶态转化为多晶而得到多晶硅,该晶态转化处理过程的时间较长(通常1h左右)且温度较高(约600°C );
[0008]接着,对多晶硅进行掺杂,得到pn结二极管,并进行退火处理以实现激活,退火温度较高(约850°C?900°C ),退火时间较长(约Ih)。该工艺还存在以下缺点:该二极管形成过程中,较长时间的高温条件会对半导体衬底上的CMOS器件造成消极影响,例如电性变化、器件受损等问题,导致器件性能不佳、可靠性下降。
[0009]因此,本发明提出一种新的掩模式只读存储器的形成工艺,其中该掩模式只读存储器是以二极管为存储单元。

【发明内容】

[0010]本发明解决的问题是:为解决现有技术存在的问题而提出一种新的以二极管为存储单元的掩模式只读存储器的形成方法。
[0011]为解决上述问题,本发明提供一种掩模式只读存储器的形成方法,该形成方法包括:
[0012]提供半导体衬底,所述半导体衬底沿其厚度方向具有第一部分、位于所述第一部分上且与所述第一部分接触的第二部分,所述第一部分具有第一型掺杂,所述第一部分沿第一方向分为隔离开的若干埋线;
[0013]在所述埋线上的第二部分中形成沿第二方向隔离开的若干二极管,所述二极管具有第一电极、位于所述第一电极上的第二电极,所述第一电极与埋线接触,所述第一电极具有第二掺杂且所述第二电极具有第二型掺杂;
[0014]所述第二型掺杂和第一型掺杂为两反型掺杂,所述第一方向和第二方向为两不同方向。
[0015]可选地,所述半导体衬底包括:第一衬底、位于所述第一衬底上的第二衬底;
[0016]所述第一部分位于所述第一衬底中;
[0017]所述第二衬底作为所述第二部分。
[0018]可选地,所述第一衬底沿其厚度方向还具有位于所述第一部分下的第三部分,所述第三部分与第一部分接触,所述第三部分具有第二型掺杂。
[0019]可选地,在所述第一衬底中形成所述第三部分和第一部分的方法包括:
[0020]提供具有第二型掺杂的第一衬底;
[0021]对所述第一衬底进行第一型离子注入至部分厚度以形成所述第一部分,所述第一部分下方的第一衬底部分作为所述第三部分。
[0022]可选地,在对所述第一衬底进行第一型离子注入的过程中,第一型离子为As离子;
[0023]As离子注入剂量范围为1.0el5cm 2?8.0el5cm 2,As离子能量范围为30KeV?80KeVo
[0024]可选地,所述第一部分和第二部分的形成方法包括:
[0025]提供具有第二型掺杂的第一衬底;
[0026]在所述第一衬底中形成第一沟槽;
[0027]在所述第一沟槽底部的第一衬底中进行第一型掺杂,形成所述第一部分;
[0028]在所述第一部分上形成第二衬底。
[0029]可选地,所述第二衬底的上表面与所述第一衬底的上表面持平。
[0030]可选地,使用外延生长工艺,在所述第一衬底上形成第二衬底。
[0031]可选地,在外延生长第二衬底过程中,当使用的原料气体为Si2H2ClJt,温度范围为 950°C?IlOO0C ;或者,
[0032]当使用的原料气体为SiH4S SiHCl 3或两者的混合气体,温度范围为500 °C?900。。。
[0033]可选地,所述第二衬底为单晶硅衬底。
[0034]可选地,所述第一部分和第二部分位于同一半导体衬底中。
[0035]可选地,在所述第二部分中形成所述第一电极和第二电极的方法包括:
[0036]对所述第二部分进行第一型离子注入至全部厚度;
[0037]对具有第一型掺杂的第二部分进行第二型离子注入至部分厚度,形成所述第二电极,所述第二电极下方的第二部分作为所述第一电极。
[0038]可选地,对具有第一型掺杂的第二部分进行第二型离子注入过程中,当注入的离子为B离子,B离子的剂量范围为2.0el3cm 2?2.0el4cm 2,B离子的能量范围为15KeV?35KeV ;或者,
[0039]当注入离子为BF^离子,BF 2离子的剂量范围为8.0el3cm 2?9.0el4cm 2,离子能量范围为5KeV?20KeV。
[0040]可选地,所述第二部分的厚度范围为10nm?600nm。
[0041]可选地,在所述埋线上的第二部分中形成沿第二方向若干隔离开的二极管之前或之后,在第一、二部分中形成沿所述第一方向并列排布的若干第一隔离结构,和在所述第二部分中形成沿所述第二方向并列排布的若干第二隔离结构;
[0042]相邻两所述第一隔离结构之间具有一条埋线,相邻两所述第二隔离结构之间具有一个二极管。
[0043]可选地,所述第一隔离结构的形成方法包括:
[0044]在所述第一部分和第二部分中形成第二沟槽;
[0045]在所述第二沟槽侧壁和底部形成衬垫层;
[0046]在所述第二沟槽中填充满隔离材料。
[0047]可选地,在所述第一部分和第二部分中形成第二沟槽的方法包括:
[0048]在所述第二部分上形成图形化的掩模层,定义出第二沟槽的位置;
[0049]以所述图形化的掩模层为掩模,刻蚀第一、二部分形成第二沟槽;
[0050]去除所述图形化的掩模层。
[0051]可选地,所述第二沟槽向下伸出第一部分至下方的半导体衬底中;
[0052]在形成所述衬垫层之后,在所述第二沟槽底部的半导体衬底中形成具有第二型掺杂的扩散区,所述扩散区用于隔离所述埋线与下方的半导体衬底。
[0053]可选地,在所述第二沟槽底部的半导体衬底中形成扩散区的方法包括:
[0054]以所述图形化的掩模层为掩模,对所述第二沟槽的底部进行第二型离子注入;
[0055]使用推阱工艺,使所述第二沟槽的底部中注入的第二型离子在半导体衬底中扩散形成所述扩散区。
[0056]可选地,相邻两扩散区相互接触。
[0057]可选地,所述隔离材料包括:多晶硅层及位于所述多晶硅层上的介电材料层。
[0058]可选地,在形成沿所述第一方向并列排布的若干第一隔离结构之前或之后,在所述埋线上形成沿所述第二方向排布的若干第二隔离结构。
[0059]可选地,还包括:在所述第二部分上方形成字线和位线;
[0060]所述字线与所述埋线电连接,所述位线沿所述第一方向可选择地与所有第二电极电连接。
[0061]可选地,在所述第二部分中形成第一电极时,还在每个所述埋线上的第二部分中形成与所有二极管隔离且具有第一型掺杂的引线区,所述引线区与埋线接触;
[0062]所述字线通过引线区与埋线电连接。
[0063]可选地,所述半导体衬底分为第一区和第二区,所述第一区为形成掩模式只读存储器的区域,所述第二区为形成MOS晶体管的区域;
[0064]在所述第一区形成所述掩模式只读存储器之后、或在形成所述掩模式只读存储器的过程中,还在所述第二区的第二部分上形成MOS晶体管。
[0065]可选地,在同一步骤中形成:位于所述第一区的第二部分中的所述第一电极,和位于所述第二区的第二部分中的阱区;
[0066]在所述第二部分中形成所述第一电极和阱区之后,在所述阱区上形成栅极;
[0067]在同一步骤中形成:位于所述一区的所述第二电极和位于所述栅极两侧的阱区中的源极和漏极。
[0068]可选地,在形成所述MOS晶体管后,在同一步骤中形成:所述互连结构、与所述埋线电连接的字线、和可选择地与所述第二电极电连接的位线。
[0069]本发明还提供一种掩模式只读存储器,该掩模式只读存储器包括:
[0070]半导体衬底,沿厚度方向具有第一部分、位于所述第一部分上且与所述第一部分接触的第二部分,所述第一部分具有第一型掺杂,所述第一部分沿第一方向分为隔离开的若干埋线;
[0071]位于所述埋线上的第二部分中、且沿第二方向隔离的若干二极管,所述二极管具有第一电极、位于所述第一电极上的第二电极,所述第一电极与埋线接触,所述第一电极具有第二掺杂且所述第二电极具有第二型掺杂;
[0072]所述第二型掺杂和第一型掺杂为两反型掺杂,所述第一方向和第二方向为两不同方向。
[0073]可选地,所述半导体衬底包括:第一衬底、位于所述第一衬底上的第二衬底;
[0074]所述第一部分位于所述第一衬底中;
[0075]所述第二衬底作为所述第二部分。
[0076]可选地,所述半导体衬底沿其厚度方向还具有位于所述第一部分下的第三部分,所述第三部分与第一部分接触,所述第三部分具有第二型掺杂。
[0077]可选地,在所述第一衬底中形成有第一沟槽;
[0078]所述第一部分位于所述第一沟槽底部的第一衬底中;
[0079]所述第二衬底位于第一部分上。
[0080]可选地,所述第二衬底的上表面与所述第一衬底的上表面持平。
[0081 ] 可选地,所述第二衬底为单晶硅衬底。
[0082]可选地,所述第一部分和第二部分位于同一半导体衬底中。
[0083]可选地,所述第二部分的厚度范围为10nm?600nmo
[0084]可选地,在所述第一部分和第二部分中形成有沿所述第一方向并列排布的若干第一隔离结构,和在所述第二部分中形成有沿所述第二方向并列排布的若干第二隔离结构;
[0085]相邻两所述第一隔离结构之间具有一条埋线,相邻两所述第二隔离结构之间具有一个二极管。
[0086]可选地,所述第一隔离结构包括:
[0087]位于所述第一部分和第二部分中的第二沟槽;
[0088]位于所述第二沟槽侧壁和底部的衬垫层;
[0089]填充满所述第二沟槽的隔离材料。
[0090]可选地,所述第一隔离结构向下伸出第一部分至下方的半导体衬底中;
[0091]在所述第一隔离结构底部的半导体衬底中形成有扩散区,所述扩散区具有第二型掺杂,用于隔离所述埋线与下方的半导体衬底。
[0092]可选地,相邻两所述扩散区相互接触。
[0093]可选地,所述隔离材料包括:多晶硅层及位于所述多晶硅层上的介电材料层。
[0094]可选地,还包括:
[0095]位于所述第二部分和第一、二隔离结构上方的字线和位线;
[0096]所述字线与所述埋线电连接,所述位线沿所述第一方向可选择地与下方所有第二电极电连接。
[0097]可选地,在所述埋线上的第二部分中还形成有具有第一型掺杂的引线区,所述引线区与埋线接触电连接且沿第二方向与所有二极管隔离;
[0098]所述字线通过引线区与埋线电连接。
[0099]可选地,所述半导体衬底分为第一区和第二区,在所述第一区形成有所述掩模式只读存储器,在所述第二区形成有MOS晶体管。
[0100]可选地,所述MOS晶体管包括:位于所述第二区的第二部分中且具有第一型掺杂的阱区;
[0101]位于所述阱区上的栅极;
[0102]位于所述栅极两侧阱区中且具有第二型掺杂的源极和漏极。
[0103]与现有技术相比,本发明的技术方案具有以下优点:
[0104]首先,与现有以二极管为存储单元的掩模式只读存储器形成工艺相比,本方案的掩模式只读存储器形成于半导体衬底中,得到一种新的掩模式只读存储器。
[0105]其次,由于本方案的掩模式只读存储器形成于半导体衬底中,无需进行晶态转化的高温处理工艺。这样,掩模式只读存储器形成工艺的条件,如高温条件,不会干扰半导体衬底上的CMOS器件形成工艺,不会影响CMOS器件及其上的互连结构的性能,CMOS器件具有较佳性能且可靠性较高。
[0106]而且,本实施例的掩模式只读存储器以二极管为基本存储单元,二极管与MOS晶体管相比较特征尺寸小,掩模式只读存储器能够满足未来集成度较高的需求,并不会出现MOS晶体管的短沟道效应、热载流子效应、源-漏穿通等问题,提升存储器的可靠性。
【附图说明】
[0107]图1?图14是本发明第一实施例的掩模式只读存储器在形成过程各个阶段的示意图;
[0108]图15?图22是本发明第二实施例的掩模式只读存储器在形成过程各个阶段的示意图;
[0109]图23?图26是本发明第三实施例的掩模式只读存储器在形成过程各个阶段的示意图。
【具体实施方式】
[0110]本发明提供一种以二极管为存储单元的掩模式只读存储器及其形成方法。
[0111]为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
[0112]第一实施例
[0113]参照图1,提供第一衬底I,第一衬底I具有第二型掺杂。
[0114]在本实施例中,第二型掺杂为P型掺杂。在其他实施例中,第二型掺杂还可为N型掺杂。
[0115]通过离子注入工艺,在第一衬底I中形成第二型掺杂。在该过程中,第二型离子为B、BF2、In中的一种或多种,以B为例,其剂量范围为2.0el3cm2?2.0el4cm 2,该剂量范围使第一衬底I为低浓度掺杂而具有高电阻,防止第一衬底I漏电;注入离子能量范围为5KeV?15KeV,该能量范围确保离子到达第一衬底I中的所需深度。
[0116]在本实施例中,第一衬底I可以为硅衬底,也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底。本领域技术人员可以根据需要选择第一衬底I的类型,因此第一衬底I的类型不应成为限制本发明的保护范围的特征。本实施例中的第一衬底I为硅衬底,因为在硅衬底上实施本技术方案要比在其他类型衬底上实施本技术方案成本低。
[0117]参照图2,首先,对第一衬底I进行第一型离子注入至部分厚度,遭到第一型离子掺杂的第一衬底部分反型而形成具有第一型掺杂的第一部分12,第一部分12下方的第一衬底部分作为第三部分11,第二型掺杂与第一型掺杂为两反型掺杂。
[0118]第一部分12用于形成埋线,埋线上将形成掩模式只读存储器的若干二极管存储单元,二极管位于下方的电极与埋线电连接,且通过埋线接出。而且,第一部分12与第三部分11之间形成PN结,防止二极管向第三部分11中漏电。
[0119]在本实施例中,第二型离子为P型离子,第一型离子为N型离子。第一型离子为As,P,Sb中的一种或两种,以As为例,注入剂量范围为1.0el5cm2?8.0el5cm 2,第一部分12相比于第三部分11为重掺杂,掺杂浓度高,以降低其电阻,实现快速的信号传输速度;注入离子能量范围为30KeV?80KeV,以使As离子到达至所需深度。
[0120]在其他示例中,还可以是:第二型离子为N型离子且第一型离子为P型离子。
[0121]接着,进行高温退火处理,以激活第一部分12中掺杂的第一型离子。在退火过程中,温度范围为950°C?1150°C,使得第一型离子被激活;退火时间范围为1s?120min,使第一部分12中的掺杂充分激活。
[0122]参照图3,在第一衬底I上形成第二衬底2,第二衬底2与第一部分12接触,第二衬底2为形成二极管的区域。
[0123]在本实施例中,使用外延生长(Epitaxy,Epi)工艺,如选择性外延生长或非选择性外延生长,在第一部分12上形成第二衬底2。外延生长工艺,使第二衬底2沿特定方向生长,第二衬底2与第一衬底I具有完全相同的晶格结构,两者之间牢固地结合在一起。
[0124]例如,第一衬底I为单晶硅衬底,第二衬底2亦为单晶硅材料。在现有的以二极管为存储单元的掩模式只读存储器中,二极管的材料为多晶硅,多晶硅的原子结构呈无序排列,其状态不稳定,二极管在工作时会出现载流子漂移现象,导致二极管存在较大反向漏电流,造成不能正确读取存储器数据。与之相比,本实施例使用单晶硅来形成二极管,单晶硅相比于多晶硅,其原子结构为有序排列,状态稳定,单晶硅制造的二极管在工作时具有较高驱动电流,不会出现载流子漂移现象,能够极大减小反向漏电流,确保能够正常读取存储器数据。
[0125]具体地,外延生长工艺可以是:化学气相外延生长或分子束外延生长(MolecularBeam Epitaxy,MBE)。化学气相外延生长是在化学气相沉积系统中进行。
[0126]分子束外延生长工艺在超高真空条件下,对装有含有硅的原料的炉子加热而产生硅蒸气,硅蒸气经小孔准直后形成的原子束或分子束沿直线方向直接喷射到适当温度的第一衬底I的表面,同时控制原子束或分子束对第一衬底I的表面进行扫描,就可使娃在第一衬底I表面沿晶向逐层生长,直至形成第二衬底2。
[0127]在本实施例中,使用化学气相外延生长。可以是:在高温条件下进行第二衬底2的选择性外延生长工艺,其中温度范围为950°C?1100°C,使用的原料气体为Si2H2Cl213
[0128]还可以是:在低温条件下选择性外延生长第二衬底2,温度范围为500°C?900°C,使用的原料气体为SiH4S SiHCl 3或两者的混合气体。在低温条件下,可避免第一部分12中的第一型掺杂沿平行于第一衬底I上表面方向扩散,防止CMOS器件形成区域遭到第一型离子掺杂。另外,低温条件还防止第一部分12中的第一型掺杂向下方的第三部分11中扩散,防止第三部分11浓度减小和/或深度变浅而引起漏电问题。
[0129]在本实施例中,第二衬底2的厚度范围为10nm?600nm,第二衬底2的厚度等于二极管沿P极到N极方向的长度。
[0130]参照图4和图5,图4为掩模式只读存储器的平面视图,图5为图4沿CC方向的剖面图,在第二衬底2上形成图形化的掩模层3,图形化的掩模层3定义出第二沟槽的位置,图形化的掩模层3的材料为光刻胶或其他掩模材料。
[0131]接着,以图形化的掩模层3为掩模,刻蚀第二衬底2、第一部分12形成沿第一方向A并列排布的若干第二沟槽4,其中第二沟槽4还向下伸出第一部分12至第三部分11中,第二沟槽4的深度范围大于等于0.4 μ m。其中第一方向A为位线延伸方向,第二沟槽4的深度能够提供较佳的隔离效果。如果第二沟槽4的深度小于0.4 μ m,后续第一隔离结构深度较浅,第一隔离结构沿第一方向A两侧的二极管会出现信号串扰问题。
[0132]之后,在第二沟槽4的侧壁和底部形成衬垫层5,衬垫层5的材料为氧化硅,在后续隔离材料沉积过程中,用于改善隔离材料与第二沟槽4侧壁和底部的界面特性,衬垫层5紧密粘附在第二沟槽4的侧壁和底部,隔离材料紧密粘附在衬垫层5上,防止隔离材料松动;
[0133]参照图6,以图形化的掩模层3为掩模,对第二沟槽4的底部进行第二型离子注入,第二型离子位于第二沟槽4底部的衬垫层及第三部分中。之后使用推阱工艺,使衬垫层和第三部分中的第二型离子穿过衬垫层向第三部分11中扩散而形成扩散区110,扩散区110用于隔离埋线与下方的第三部分11。其中第二型离子注入过程中的原料为B或BF2。
[0134]以B为例,在离子注入过程中,其剂量范围为5.0el3cm 2?8.0el4cm 2,以形成较高浓度的掺杂,为后续形成扩散区提供足够剂量的掺杂离子,注入离子的能量范围为5KeV?15KeV,以提供足够的能量使离子在衬垫层和第三部分中形成有效穿透;
[0135]推阱工艺又称离子驱入法,在高温条件下,第二型离子会在半导体衬底中扩散,其中相邻两扩散区110可以相互接触,起到更好的隔离效果。扩散区110的掺杂浓度大于第三部分11中的掺杂浓度,防止相邻两二极管之间发生信号串扰,还防止二极管与第一衬底之间发生漏电问题。
[0136]参照图7和图8,图7为掩模式只读存储器在形成过程的平面视图,图8为图7沿DD方向的剖面图,在第二沟槽4 (请参照图6)中填充满隔离材料。至此,在第二衬底2和部分厚度的第一部分中形成沿第一方向A并列排布的若干第一隔离结构6。
[0137]第一隔离结构6为深沟槽隔离结构,相邻两第一隔离结构6之间的第一部分作为埋线120,若干埋线120沿第一方向A并列排布,第一隔离结构6将相邻两埋线120绝缘隔离。另外,相邻两埋线120与下方的扩散区110构成寄生三极管,进一步避免两埋线120之间发生信号串扰。
[0138]在本实施例中,第一隔离结构6的隔离材料包括:多晶硅层60、位于多晶硅层60上的介电材料层61,多晶硅层60未掺杂而起到绝缘隔离效果。介电材料层61位于多晶硅6上,用来防止后续工艺步骤在多晶硅层60上表面形成掺杂而使其导电,介电材料层61的材料为氧化硅或其他介电材料。由于第二沟槽深宽比较大,多晶硅相比于介电材料具有良好的沟槽填充能力,且致密性好,不仅能够牢固粘附在第二沟槽侧壁和底部的衬垫层上,还具有较好的致密性。
[0139]具体地,在第二沟槽中形成第一隔离结构的方法包括:
[0140]在第二沟槽中和图形化的掩模层上形成隔离材料,隔离材料填充满第二沟槽;
[0141]使用化学机械研磨工艺对隔离材料进行平坦化,至图形化的掩模层上表面露出,继续研磨高于第二衬底2上表面的图形化的掩模层、隔离材料和衬垫层,在第二沟槽中形成第一隔离结构6。在该过程中,图形化的掩膜层被去除。
[0142]参照图9?图10,图9为掩模式只读存储器在形成过程中的平面视图,图10为图9沿EE方向剖面图,在第二衬底2中形成第二隔离结构7,第二隔离结构7为浅沟槽隔离结构。在埋线120上,若干第二隔离结构7沿第二方向B并列排布,相邻两第二隔离结构7之间的第二部分作为存储区8,存储区8为一个二极管形成区域。其中,第一方向A与第二方向B为两不同方向,相互垂直,第二方向B为掩模式只读存储器的字线方向。
[0143]本实施例中,先形成第一隔离结构6,以定义出埋线120 ;再形成第二隔离结构7,以定义出存储区8。在其他实施例中,还可以是:先形成第二隔离结构,以定义出存储区;再形成第一隔离结构,以定义出埋线。
[0144]至此,若干存储区8沿第一方向A呈行排列且沿第二方向B呈列排列。沿第一方向A相邻的两存储区8通过第一隔离结构6隔离,沿第二方向B相邻的两存储区8通过第二隔离结构7隔离。存储区8用于形成二极管,以作为掩模式只读存储器的存储单元。
[0145]在本实施例中,第二隔离结构7的形成方法包括:
[0146]在第二衬底2上形成图形化的掩模层(图中未示出);
[0147]以图形化的掩模层为掩模,刻蚀第二衬底2形成沟槽;
[0148]在沟槽侧壁和底部形成衬垫层70 ;
[0149]在沟槽中填充满介电材料,如氧化硅,在沟槽中形成第二隔离结构7。
[0150]在本实施例中,第二隔离结构7的深度等于第二衬底2的厚度。在其他实施例中,还可以是:第二隔离结构的深度大于第二衬底2的厚度,第二隔离结构从第二衬底向下伸出至第一部分中。
[0151]参照图11和图12,图11为掩模式只读存储器在形成阶段沿第一方向A的剖面图,图12为掩模式只读存储器在形成阶段沿第二方向B的剖面图,在存储区8中形成二极管,包括第一电极81、位于第一电极81上的第二电极82,第一电极81具有第一型掺杂,与下方的埋线120接触电连接,第二电极82具有第二型掺杂。这样,第一电极81和第二电极82组成一个二极管,作为存储单元。
[0152]在本实施例中,在存储区8中形成第一电极81和第二电极82的方法包括:首先,对第二衬底2进行第一型离子注入形成第一型掺杂;之后,对具有第一型掺杂的第二衬底进行第二型离子注入至部分厚度,使得该区域的第二衬底中的掺杂反型而形成第二电极82,第二电极82下方的第二衬底部分作为第一电极81。
[0153]第二电极82相比于下方的埋线120为轻掺杂,掺杂浓度低而具有高电阻,有利于电信号向埋线120传输。在其他实施例中,还可以是:进行高温处理,促使埋线中的第一型掺杂向上方扩散至目标厚度。
[0154]在本实施例中,对第二衬底2进行第二型离子注入形成第二电极82过程,第二型离子的原料为B、BF2, In中的一种或多种。其中,以B离子为例,注入剂量范围为2.0el3cm2?2.0el4cm 2,以得到第二电极82中所需掺杂浓度,第二电极82中的掺杂为重掺杂离子的能量范围为15KeV?35KeV,确保B离子向下到达目标深度。以BF2的离子为例,注入剂量范围为8.0el3cm 2?9.0el4cm 2,离子能量范围为5KeV?20KeV。1^2相比于B的分子量更大,有助于第二衬底2表面非晶化。
[0155]本实施例第一电极81及其上的第二电极82构成一个二极管。上述第一电极81和第二电极82中的掺杂剂量范围和注入离子能量范围,可确保二极管正常工作且具有较高驱动电流。由于第一电极81为N型掺杂,第二电极82为P型掺杂,因此在第二电极82加高电位且第一电极81加低电位,二极管导通。
[0156]以B为例,如果第二电极82的掺杂剂量小于1.0el5cm2,或者第二电极82形成过程中离子能量较小而导致其深度较浅,第一电极81的驱动能力下降,还可能出现二极管反向穿通,导致二极管不能正常启动;如果第二电极82的掺杂剂量大于2.0eHcm2,或者第二电极82形成过程中离子能量较大而导致其深度较深,很容易出现二极管正向穿通,即使不通电,该二极管也会导通,导致存储失效。
[0157]现有的以二极管为存储单元的掩模式只读存储器形成工艺中,需要对接触孔中的多晶硅进行离子注入,注入窗口较小,注入难度增加。在本实施例中,第一、二隔离结构可起到掩模作用,注入窗口很大,注入工艺能得到精确控制。
[0158]继续参照图12,在对位于存储区8的第二衬底进行第一型离子注入时,还包括:沿第二方向B,对埋线120上的第二衬底与所有二极管隔离的区域进行第一型离子注入以作为引线区83,后续字线将通过引线区83与埋线120电连接。在对位于存储区8的第二衬底进行第二型离子注入形成第一电极81后,还包括:对引线区83进行第一型离子注入以形成重掺杂,作为接线电极。
[0159]在本实施例中,对引线区83进行第一型离子注入过程中,第一型离子为P、As、Sb中的一种或多种。以As为例,在注入过程中,其剂量范围为1.0el5cm2?8.0el5cm 2,加上之前引线区83中的掺杂浓度,这进一步增加了引线区83的掺杂浓度;注入离子的能量范围为15KeV?65KeV,在该能量范围下,As的扩散深度能够达到目标深度。
[0160]需要说明的是,在本实施例中,在形成第一、二隔离结构之后,再形成第一、二电极。在其他实施例中,还可以是:在形成第一、二电极后,再形成第一、二隔离结构。这样,注入窗口会很大,可精确控制离子注入工艺参数。
[0161]另外,本实施例中,第二衬底外延生长在第一衬底上。作为变形例还可以是:提供具有第二型掺杂的半导体衬底;对半导体衬底进行第一型掺杂至部分厚度,该部分半导体衬底反型形成第一掺杂区,第一掺杂区下的半导体衬底部分作为第三部分;接着对第一掺杂区进行第一型掺杂至部分厚度,该部分第一掺杂区作为第二掺杂区,第二掺杂区下的第一掺杂区部分作为第一部分,第一部分上的第一掺杂区部分作为第二部分。
[0162]之后对第二部分进行第二型掺杂至部分深度,该部分第二掺杂区作为第二电极,第二电极下的第二部分作为第一电极。
[0163]参照图13和图14,图13为掩模式只读存储器沿第一方向A的剖面图,图14为掩模式只读存储器沿第二方向B的剖面图,在第二衬底2上形成层间介质层9,之后形成位于层间介质层9中且沿第一方向A延伸的位线10、和位于层间介质层9上且沿第二方向B延伸的字线20,字线20位于位线10上方且两者交叉排列;
[0164]位线10通过导电插塞11与第二电极82电连接;
[0165]每条字线20通过引线区83与一条埋线120电连接。
[0166]字线20和位线10的形成方法包括:
[0167]在第二衬底2上沉积第一层间介质层;
[0168]在第一层间介质层中形成通孔,接触孔露出与位线10电连接的第二电极82,之后在接触孔中填充满导电材料如W,作为导电插塞11以与第二电极82电连接,引线区83上也形成有与之电连接的导电插塞11 ;
[0169]在第一层间介质层上形成第二层间介质层;
[0170]在第二层间介质层中形成沿第二方向B并列排布的若干沟槽,每个沟槽沿第一方向A露出若干导电插塞11上表面,之后在沟槽中填充满导电材料如铜,作为位线10,位线10与若干导电插塞11电连接,在形成位线10时还形成与位线10同层且与引线区83接触电连接的金属线12,在其他实施例中,还可以通过双大马士革工艺在同一工艺步骤中形成导电插塞与之电连接的位线10 ;
[0171]之后,请参考位线10的形成方法,在第二层间介质层上形成第三层间介质层、及位于第三层间介质层中且与引线区83接触电连接的导电插塞21、和位于第三层间介质层上且与导电插塞21电连接的字线20。第一、二、三层间介质层共同作为层间介质层9。
[0172]至此,制造得到掩模式只读存储器,若干存储单元呈阵列排布。其中,参照图13,每条位线10沿第一方向A选择性地与某些埋线120上的第二电极82电连接,而与另外某些埋线120上的第二电极82不电连接。例如第二电极82a、82b和82d分别通过导电插塞11与同一位线10电连接。参照图14,沿第二方向B,在同一埋线120上,第二电极82e与位线1a电连接,第二电极82f与位线1b电连接,第二电极82g与位线1c不电连接。
[0173]掩模式只读存储器的工作原理为:对于与位线10电连接的第二电极82可被赋值为“1”,对于未与位线10电连接的第二电极82被赋值为“0”,或者相反。字线20接低电平,以保持各个存储单元的数据被存储。
[0174]参照图13,当一条位线10接高电平,第二电极82a、82b、82d所对应的二极管分别正向导通,通过该二极管所对应的字线10读出数值“ I ”,而通过第二电极82c所在二极管输出数值“0”,该位线10上的存储信息为“1101” ;
[0175]参照图14,沿同一字线20,第二电极82e、82f、82g分别与不同位线电连接,当位线10a、10b、1c上分别接高电平,该字线20上的存储信息为“110”。
[0176]首先,与现有以二极管为存储单元的掩模式只读存储器形成工艺相比,本实施例的掩模式只读存储器形成于半导体衬底中,得到一种新的掩模式只读存储器。
[0177]其次,由于本实施例的掩模式只读存储器形成于半导体衬底中,因此可在形成掩模式只读存储器之后,再形成CMOS器件,其中CMOS器件可组成掩模式只读存储器的外围电路,以与掩模式只读存储器之间传输数据。这样,掩模式只读存储器形成工艺的条件,如高温条件,不会干扰CMOS器件的形成工艺,不会影响CMOS器件及其上的互连结构的性能,CMOS器件具有较佳性能且可靠性较高。
[0178]而且,本实施例的掩模式只读存储器以二极管为基本存储单元,二极管与MOS晶体管相比较特征尺寸小,掩模式只读存储器能够满足未来集成度较高的需求,并不会出现MOS晶体管的短沟道效应、热载流子效应、源-漏穿通等问题,提升存储器的可靠性。
[0179]除此之外,在形成本实施例的掩模式只读存储器过程中,形成CMOS器件,掩模式只读存储器的形成工艺与传统的CMOS工艺也具有一定兼容性,具体请见第二实施例。
[0180]第二实施例
[0181]参照图15,提供第一衬底10,第一衬底10具有第一区I和第二区II,第一区I为形成掩模式只读存储器的区域,第二区II为形成MOS晶体管的区域,在第一区I的第一衬底包括:第三部分11、位于第三部分11上的第一部分12,第一部分12与第三部分11接触,第三部分11具有第二型掺杂且第一部分12具有第一型掺杂,第一、二掺杂的类型相反;
[0182]参照图16,在同一工艺步骤中,在第一区I和第二区II形成第二衬底20,第二衬底20覆盖第一衬底10。
[0183]参照图17,在第二衬底20、第一部分12和部分深度的第三部分11中形成第一隔离结构60,第一隔离结构60将第一区I和第二区II隔离,第一隔离结构60的形成工艺可参考第一实施例中第一隔离结构的形成工艺
[0184]参照图18,在第二衬底20中位于第一区I的第二隔离结构70和位于第二区II的第三隔离结构71,相邻两第二隔离结构70之间为掩模式只读存储器的二极管形成区域,相邻两三隔离结构71之间为MOS晶体管形成区域。第二、三隔离结构在同一步骤中形成,可参考第一实施例中第二隔离结构的形成工艺。
[0185]参照图19,在第一区I的第二衬底20中进行第一型掺杂以形成掺杂区21。通常,在同一衬底上形成的CMOS器件包括:第一型MOS晶体管和第二型MOS晶体管。其中,可在同一步骤中形成掺杂区21和第二型MOS晶体管所在第二衬底中的阱区22。
[0186]当在第二衬底上还要形成第一型MOS晶体管时,在形成掺杂区之前或之后,在第二衬底中进行第二型掺杂以形成阱区。其中第一掺杂类型和第二掺杂类型相反,第一、二型MOS晶体管为两反型晶体管。
[0187]之后,在同一步骤中进行高温退火以激活掺杂区21和阱区22中的掺杂离子。
[0188]在现有技术的接掩模式只读存储器形成过程中,高温退火工艺会促使CMOS器件区域的掺杂扩散而改变掺杂区域的浓度和深度,例如阱区中的掺杂向下方的半导体衬底中扩散,进而改变CMOS器件的电性。与现有技术相比,在本实施例中,阱区22与掺杂区21处于同一退火过程中,因此可确保阱区22中的掺杂浓度和深度符合预先设计。
[0189]参照图20,对掺杂区21 (参照图19)中的二极管形成区域进行部分深度的第二型掺杂,该部分掺杂区反型形成第二电极212,其下的掺杂区部分作为第一电极211,第二电极212和其下的第一电极211构成一个二极管。对第二电极212和第一电极211的形成工艺,请参考第一实施例关于第一、二电极的形成工艺的内容。
[0190]在形成第二电极212后,对第二电极212进行高温退火以激活第二电极212中的掺杂。由于该退火过程中的温度不太高,因此不会影响阱区22中的掺杂浓度和深度。
[0191]参照图21,在第一区I形成二极管后,在第二区II形成位于阱区22上的栅极30。
[0192]参照图22,在同一步骤中,对位于第一区I中埋线120'上的掺杂区进行第一型掺杂以形成引线区23,和对位于第二区II中栅极30两侧的阱区22进行第一型掺杂,形成源极220和漏极221。后续工艺的字线通过引线区23与埋线12(V电连接。
[0193]之后,在同一步骤中形成:电连接CMOS器件的互连结构和电连接连接掩模式只读存储器的字线和位线。
[0194]从第二实施例的方案可知,本发明的掩模式只读存储器的形成方法与传统的CMOS器件形成工艺具有较好的兼容性,在形成掩模式只读存储器的步骤中,在同一半导体衬底上形成包括CMOS器件的外围电路,实现掩模式只读存储器的规模化生产。这可简化工艺步骤,提高生产效率,降低生产成本。
[0195]第三实施例
[0196]参照图23,提供第一衬底100,第一衬底100具有第二型掺杂,第一衬底100包括第一区I和第二区II,第一区I为掩模式只读存储器形成区域,第二区II为MOS晶体管形成区域;
[0197]在第一衬底100上形成图形化的掩模层102,图形化的掩模层102定义出位于第一区I的第一沟槽101,第一沟槽101为掩模式只读存储器的形成区域;
[0198]以图形化的掩模层102为掩模,刻蚀第一衬底100至部分深度,形成第一沟槽101。
[0199]参照图24,以图形化的掩模层102为掩模,在第一沟槽101底部进行第一型离子注入形成第一部分120,第一部分120下方的第一衬底作为第三部分110。
[0200]参照图25,以图形化的掩模层102为掩模,使用选择性外延生长工艺,在第一部分120上形成第二衬底200,第二衬底200上表面与第一衬底100上表面持平。
[0201]之后,去除图形化的掩模层102。
[0202]参照图26,请参考第二实施例中掩模式只读存储器与CMOS器件的形成工艺,在第二衬底中形成包括若干二极管的掩模式只读存储器,在第二区II形成MOS晶体管。
[0203]与第二实施例相比,本方案的掩模式只读存储器在第一衬底100厚度方向上的尺寸较小,在厚度方向上所占用的空间较小,更能满足集成电路向高集成度发展的需求。
[0204]本发明还提供一种掩模式只读存储器。
[0205]第一实施例
[0206]参照图13和图14,本实施例的掩模式只读存储器包括:
[0207]第一衬底I,沿厚度方向具有第三部分11、位于第三部分11上的第一部分12,第三部分11和第一部分12接触,第三部分11具有第一型掺杂,第一部分12具有第二型掺杂,第一、二型掺杂为两相反掺杂,第一部分12沿第一方向A分为隔离开的若干埋线120 ;
[0208]位于第三部分11上的第二衬底2 ;
[0209]位于埋线120上的第二衬底2中、且沿第二方向B隔离的若干二极管,所述二极管具有第一电极81、位于所述第一电极81上的第二电极,在图13中三个二极管分别对应第二电极82a、82b、82c、82d,所述第一电极81与埋线120接触,第一电极81具有第二掺杂且所述第二电极具有第二型掺杂;
[0210]第二型掺杂和第一型掺杂为两反型掺杂,所述第一方向A和第二方向B为两不同方向。
[0211]在本实施例中,第二衬底2为单晶硅衬底。
[0212]在本实施例中,第二衬底2的厚度范围为10nm?600nm。
[0213]在本实施例中,在第一部分12和第二衬底2中形成有沿所一方向A并列排布的若干第一隔离结构6,和在第二衬底2中形成有沿第二方向B并列排布的若干第二隔离结构7 ;
[0214]相邻两第一隔离结构6之间为一条埋线120,相邻两第二隔离结构7之间为一个二极管。
[0215]在本实施例中,第一隔离结构6包括:
[0216]位于第一部分12和第二衬底2中的第二沟槽4 (参照图6);
[0217]位于第二沟槽4侧壁和底部的衬垫层5 ;
[0218]填充满第二沟槽4的隔离材料,包括:多晶硅层60、位于多晶硅层60上的介电材料层61。
[0219]在本实施例中,第一隔离结构6向下方伸出第一部分12至下方的第三部分11中;
[0220]第一隔离结构6底部的第三部分11中形成有扩散区110,扩散区110具有第二型掺杂用于隔离埋线120与下方的第三部分11。
[0221]其中,相邻两扩散区110可以相互接触。
[0222]在本实施例中,掩模式只读存储器还包括:
[0223]位于第二衬底2和第一、二隔离结构上方层间介质层9 ;
[0224]位于层间介质层9中的字线20和位线10 ;
[0225]字线20与埋线120电连接,位线10沿第一方向A可选择地与下方的所有第二电极82电连接。
[0226]在本实施例中,在第二衬底2中还形成有具有第一型掺杂的引线区83,引线区83与埋线120电连接且沿第二方向B与所有二极管隔离;
[0227]字线20通过引线区83与埋线120电连接。
[0228]第二实施例
[0229]参照图22,在本实施例中,提供第一衬底10,第一衬底10具有第一区I和第二区II,第一区I为形成掩模式只读存储器的区域,第二区II为外围区,为形成MOS晶体管的区域。其中MOS晶体管可作为掩模式只读存储器的逻辑电路,第一区I和第二区II通过第一隔离结构60隔离。
[0230]第一区I的第一衬底具有:第三部分11、位于第三部分11上的第一部分12,第一部分12与第三部分11接触,第三部分11具有第二型掺杂且第一部分12具有第一型掺杂,第一、二掺杂的类型相反。
[0231]在第一衬底10上形成有第二衬底20,第二衬底20覆盖第一衬底10。在第一区I的第二衬底2中形成有二极管,包括:第一电极81、位于第一电极81上的第二电极82,第二电极82与埋线12(V接触;
[0232]在第二区II的第二衬衬底2中形成有MOS晶体管,包括:
[0233]阱区22,阱区22的深度等于二极管的深度,位于第三隔离结构71之间;
[0234]位于阱区22上的栅极30 ;
[0235]位于栅极30两侧阱区22中的源极220和漏极221。其中,在埋线120'上的第二衬底中形成有引线区23,埋线120'的第二衬底和引线区23均具有第一型掺杂,引线区23与所有二极管隔离,引线区23与源极220和漏极221在同一步骤中形成,具有相同深度。
[0236]第三实施例
[0237]参照图26,提供第一衬底100,第一衬底100具有第二型掺杂,第一衬底100包括第一区I和第二区II,第一区I为掩模式只读存储器形成区域,第二区II为MOS晶体管形成区域。
[0238]在第一区I形成有第一沟槽101 (请参照图23),第一沟槽101的深度小于第一衬底100的厚度;
[0239]第一部分120位于第一沟槽101底部的第一衬底100中;
[0240]第二衬底200位于第一部分120上方;
[0241]掩模式只读存储器形成于第二衬底200中。
[0242]在第二区II形成有MOS晶体管。
[0243]虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种掩模式只读存储器的形成方法,其特征在于,包括: 提供半导体衬底,所述半导体衬底沿其厚度方向具有第一部分、位于所述第一部分上且与所述第一部分接触的第二部分,所述第一部分具有第一型掺杂,所述第一部分沿第一方向分为隔离开的若干埋线; 在所述埋线上的第二部分中形成沿第二方向隔离开的若干二极管,所述二极管具有第一电极、位于所述第一电极上的第二电极,所述第一电极与埋线接触,所述第一电极具有第二掺杂且所述第二电极具有第二型掺杂; 所述第二型掺杂和第一型掺杂为两反型掺杂,所述第一方向和第二方向为两不同方向。2.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,所述半导体衬底包括:第一衬底、位于所述第一衬底上的第二衬底; 所述第一部分位于所述第一衬底中; 所述第二衬底作为所述第二部分。3.如权利要求2所述的掩模式只读存储器的形成方法,其特征在于,所述第一衬底沿其厚度方向还具有位于所述第一部分下的第三部分,所述第三部分与第一部分接触,所述第三部分具有第二型掺杂。4.如权利要求3所述的掩模式只读存储器的形成方法,其特征在于,在所述第一衬底中形成所述第三部分和第一部分的方法包括: 提供具有第二型掺杂的第一衬底; 对所述第一衬底进行第一型离子注入至部分厚度以形成所述第一部分,所述第一部分下方的第一衬底部分作为所述第三部分。5.如权利要求4所述的掩模式只读存储器的形成方法,其特征在于,在对所述第一衬底进行第一型离子注入的过程中,第一型离子为As离子; As离子注入剂量范围为1.0el5cm 2?8.0el5cm 2, As离子能量范围为30KeV?80KeV。6.如权利要求2所述的掩模式只读存储器的形成方法,其特征在于,所述第一部分和第二部分的形成方法包括: 提供具有第二型掺杂的第一衬底; 在所述第一衬底中形成第一沟槽; 在所述第一沟槽底部的第一衬底中进行第一型掺杂,形成所述第一部分; 在所述第一部分上形成第二衬底。7.如权利要求6所述的掩模式只读存储器的形成方法,其特征在于,所述第二衬底的上表面与所述第一衬底的上表面持平。8.如权利要求3所述的掩模式只读存储器的形成方法,其特征在于,使用外延生长工艺,在所述第一衬底上形成第二衬底。9.如权利要求8所述的掩模式只读存储器的形成方法,其特征在于,在外延生长第二衬底过程中,当使用的原料气体为Si2H2Cl^,温度范围为950°C?IlOOcC ;或者, 当使用的原料气体为SiH4S SiHCl 3或两者的混合气体,温度范围为500°C?900°C。10.如权利要求2所述的掩模式只读存储器的形成方法,其特征在于,所述第二衬底为单晶娃衬底。11.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,所述第一部分和第二部分位于同一半导体衬底中。12.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,在所述第二部分中形成所述第一电极和第二电极的方法包括: 对所述第二部分进行第一型离子注入至全部厚度; 对具有第一型掺杂的第二部分进行第二型离子注入至部分厚度,形成所述第二电极,所述第二电极下方的第二部分作为所述第一电极。13.如权利要求12所述的掩模式只读存储器的形成方法,其特征在于,对具有第一型掺杂的第二部分进行第二型离子注入过程中,当注入的离子为B离子,B离子的剂量范围为2.0el3cm 2?2.0el4cm 2,B离子的能量范围为15KeV?35KeV ;或者, 当注入离子为离子,BF2离子的剂量范围为8.0el3cm 2?9.0el4cm 2,离子能量范围为5KeV?20KeV。14.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,所述第二部分的厚度范围为10nm?600nmo15.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,在所述埋线上的第二部分中形成沿第二方向若干隔离开的二极管之前或之后,在第一、二部分中形成沿所述第一方向并列排布的若干第一隔离结构,和在所述第二部分中形成沿所述第二方向并列排布的若干第二隔离结构; 相邻两所述第一隔离结构之间具有一条埋线,相邻两所述第二隔离结构之间具有一个二极管。16.如权利要求15所述的掩模式只读存储器的形成方法,其特征在于,所述第一隔离结构的形成方法包括: 在所述第一部分和第二部分中形成第二沟槽; 在所述第二沟槽侧壁和底部形成衬垫层; 在所述第二沟槽中填充满隔尚材料。17.如权利要求16所述的掩模式只读存储器的形成方法,其特征在于,在所述第一部分和第二部分中形成第二沟槽的方法包括: 在所述第二部分上形成图形化的掩模层,定义出第二沟槽的位置; 以所述图形化的掩模层为掩模,刻蚀第一、二部分形成第二沟槽; 去除所述图形化的掩模层。18.如权利要求17所述的掩模式只读存储器的形成方法,其特征在于,所述第二沟槽向下伸出第一部分至下方的半导体衬底中; 在形成所述衬垫层之后,在所述第二沟槽底部的半导体衬底中形成具有第二型掺杂的扩散区,所述扩散区用于隔离所述埋线与下方的半导体衬底。19.如权利要求18所述的掩模式只读存储器的形成方法,其特征在于,在所述第二沟槽底部的半导体衬底中形成扩散区的方法包括: 以所述图形化的掩模层为掩模,对所述第二沟槽的底部进行第二型离子注入; 使用推阱工艺,使所述第二沟槽的底部中注入的第二型离子在半导体衬底中扩散形成所述扩散区。20.如权利要求18所述的掩模式只读存储器的形成方法,其特征在于,相邻两扩散区相互接触。21.如权利要求16所述的掩模式只读存储器的形成方法,其特征在于,所述隔离材料包括:多晶硅层及位于所述多晶硅层上的介电材料层。22.如权利要求15所述的掩模式只读存储器的形成方法,其特征在于,在形成沿所述第一方向并列排布的若干所述第一隔离结构之前或之后,在所述埋线上形成沿所述第二方向排布的若干所述第二隔离结构。23.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,还包括:在所述第二部分上方形成字线和位线; 所述字线与所述埋线电连接,所述位线沿所述第一方向可选择地与下方的所有第二电极电连接。24.如权利要求23所述的掩模式只读存储器的形成方法,其特征在于,在所述第二部分中形成第一电极时,还在每个所述埋线上的第二部分中形成与所有二极管隔离且具有第一型掺杂的引线区,所述引线区与埋线接触; 所述字线通过引线区与埋线电连接。25.如权利要求1所述的掩模式只读存储器的形成方法,其特征在于,所述半导体衬底分为第一区和第二区,所述第一区为形成掩模式只读存储器的区域,所述第二区为形成MOS晶体管的区域; 在所述第一区形成所述掩模式只读存储器之后、或在形成所述掩模式只读存储器的过程中,还在所述第二区的第二部分上形成MOS晶体管。26.如权利要求25所述的掩模式只读存储器的形成方法,其特征在于,在同一步骤中形成:位于所述第一区的第二部分中的所述第一电极,和位于所述第二区的第二部分中的阱区; 在所述第二部分中形成所述第一电极和阱区之后,在所述阱区上形成栅极; 在同一步骤中形成:位于所述一区的所述第二电极和位于所述栅极两侧的阱区中的源极和漏极。27.如权利要求25所述的掩模式只读存储器的形成方法,其特征在于,在形成所述MOS晶体管后,在同一步骤中形成:所述互连结构、与所述埋线电连接的字线、和可选择地与所述第二电极电连接的位线。28.—种掩模式只读存储器,其特征在于,包括: 半导体衬底,沿厚度方向具有第一部分、位于所述第一部分上且与所述第一部分接触的第二部分,所述第一部分具有第一型掺杂,所述第一部分沿第一方向分为隔离开的若干埋线; 位于所述埋线上的第二部分中、且沿第二方向隔离的若干二极管,所述二极管具有第一电极、位于所述第一电极上的第二电极,所述第一电极与埋线接触,所述第一电极具有第二掺杂且所述第二电极具有第二型掺杂; 所述第二型掺杂和第一型掺杂为两反型掺杂,所述第一方向和第二方向为两不同方向。29.如权利要求28所述的掩模式只读存储器,其特征在于,所述半导体衬底包括:第一衬底、位于所述第一衬底上的第二衬底; 所述第一部分位于所述第一衬底中; 所述第二衬底作为所述第二部分。30.如权利要求29所述的掩模式只读存储器,其特征在于,所述第一衬底沿其厚度方向还具有位于所述第一部分下的第三部分,所述第三部分与第一部分接触,所述第三部分具有第二型掺杂。31.如权利要求29所述的掩模式只读存储器,其特征在于,在所述第一衬底中形成有第一沟槽; 所述第一部分位于所述第一沟槽底部的第一衬底中; 所述第二衬底位于第一部分上。32.如权利要求31所述的掩模式只读存储器,其特征在于,所述第二衬底的上表面与所述第一衬底的上表面持平。33.如权利要求29所述的掩模式只读存储器,其特征在于,所述第二衬底为单晶硅衬底。34.如权利要求28所述的掩模式只读存储器,其特征在于,所述第一部分和第二部分位于同一半导体衬底中。35.如权利要求28所述的掩模式只读存储器,其特征在于,所述第二部分的厚度范围为 10nm ?600nm。36.如权利要求28所述的掩模式只读存储器,其特征在于,在所述第一部分和第二部分中形成有沿所述第一方向并列排布的若干第一隔离结构,和在所述第二部分中形成有沿所述第二方向并列排布的若干第二隔离结构; 相邻两所述第一隔离结构之间具有一条埋线,相邻两所述第二隔离结构之间具有一个晶体管。37.如权利要求36所述的掩模式只读存储器,其特征在于,所述第一隔离结构包括: 位于所述第一部分和第二部分中的第二沟槽; 位于所述第二沟槽侧壁和底部的衬垫层; 填充满所述第二沟槽的隔尚材料。38.如权利要求36所述的掩模式只读存储器,其特征在于,所述第一隔离结构向下伸出第一部分至下方的半导体衬底中; 在所述第一隔离结构底部的半导体衬底中形成有扩散区,所述扩散区具有第二型掺杂,用于隔离所述埋线与下方的半导体衬底。39.如权利要求38所述的掩模式只读存储器,其特征在于,相邻两所述扩散区相互接触。40.如权利要求37所述的掩模式只读存储器,其特征在于,所述隔离材料包括:多晶硅层及位于所述多晶硅层上的介电材料层。41.如权利要求28所述的掩模式只读存储器,其特征在于,还包括: 位于所述第二部分和第一、二隔离结构上方的字线和位线; 所述字线与所述埋线电连接,所述位线沿所述第一方向可选择地与下方的所有第二电极电连接。42.如权利要求41所述的掩模式只读存储器,其特征在于,在所述埋线上的第二部分中还形成有具有第一型掺杂的引线区,所述引线区与埋线接触电连接且沿第二方向与所有二极管隔离; 所述字线通过引线区与埋线电连接。43.如权利要求38所述的掩模式只读存储器,其特征在于,所述半导体衬底分为第一区和第二区,在所述第一区形成有所述掩模式只读存储器,在所述第二区形成有MOS晶体管。44.如权利要求43所述的掩模式只读存储器,其特征在于,所述MOS晶体管包括:位于所述第二区的第二部分中且具有第一型掺杂的阱区; 位于所述阱区上的栅极; 位于所述栅极两侧阱区中且具有第二型掺杂的源极和漏极。
【文档编号】H01L27/112GK105826320SQ201510006957
【公开日】2016年8月3日
【申请日】2015年1月7日
【发明人】张超, 詹奕鹏
【申请人】中芯国际集成电路制造(上海)有限公司
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