存储器元件及其制作方法
【专利摘要】本发明公开了一种存储器元件及其制作方法，该存储器元件包括：第一导电条带、第一存储层、第一导电柱状体、第一介电层以及第一导电插塞。第一导电条带沿第一方向延伸。第一存储层沿第二方向延伸，并邻接第一导电条带，且与第一导电条带重叠，而在第一存储层上定义出第一存储区。第一导电柱状体沿第二方向延伸，邻接且与第一存储区重叠。第一介电层沿第二方向延伸，并邻接第一导电条带、第一存储层和第一导电柱状体。第一导电插塞，沿第二方向延伸，并与第一导电条带至少部分重叠，且通过第一介电层而与第一导电条带、第一存储层和第一导电柱状体电性隔离。
【专利说明】
存储器元件及其制作方法
技术领域
[0001]本发明是有关于一种非易失性存储器元件及其制作方法。特别是有关于一种立体(Three-Dimens1n, 3D)非易失性存储器元件及其制作方法。
【背景技术】
[0002]传统非易失性存储器(non-volatile memory)元件，例如NAND闪存元件，一般会使用单晶硅或多晶硅材质的导电条带(stripe)来串接位于位线与源极线之间的多个存储单元。而为了降低存储单元之间的串接电阻(series resistance)，通常会对串连存储单元之问的单晶硅或多晶硅导电条带进行离子注入掺杂。然而，在制作具有三维多层存储器阵列的NAND闪存元件时，由于多晶硅或单晶外延硅导电条带会与多个介电层叠层形成一多层叠结构，存储单元则位于多层叠结构的垂直面上；要在存储单元之间的多晶硅导电条带中注入离子掺质，不仅会使工艺步骤复杂化，增加工艺的热预算(thermal budget)，且离子掺质的扩散控制不易，容易会干扰存储器元件的读取、编程及擦除(program/erase)，进而导致元件失效。
[0003]因此，有需要提供一种更先进的存储器元件及其制作方法，以改善已知技术所面临的问题。
【发明内容】
[0004]根据本说明书的一实施例，提供一种存储器元件，其包括:第一导电条带、第一存储层、第一导电柱状体、第一介电层以及第一导电插塞。第一导电条带沿第一方向延伸。第一存储层沿第二方向延伸，并与第一导电条带重叠，而在第一存储层与第一导电条带重叠处定义出第一存储区。第一导电柱状体沿第二方向延伸，并邻接第一存储层且与第一存储区重叠。第一介电层沿第二方向延伸，并邻接第一导电条带、第一存储层和第一导电柱状体。第一导电插塞，沿第二方向延伸，并与第一导电条带至少部分重叠，且通过第一介电层而与第一导电条带、第一存储层和第一导电柱状体电性隔离。
[0005]根据本说明书的另一实施例，提供一种存储器元件的制作方法，包括下述步骤:首先在基材的表面上形成多层叠层(mult1-layer stack)结构。再图案化多层叠层结构，以形成多个脊状多层叠层(ridge-shaped stacks)，使每一个脊状多层叠层至少包括一个沿着第一方向延伸的导电条带。然后，于这些脊状多层叠层间的至少一个沟槽的底部和侧壁上形成存储材料层。再于这些脊状多层叠层上形成导电材料层，并填满沟槽。接着，图案化导电材料层和存储材料层，以于沟槽之中形成多个通孔，藉以将一部分的基材和导电条带暴露于外。其中，图案化的存储材料层至少包括一个位于沟槽中的存储层；图案化的导电材料层至少包括一个位于沟槽中的导电柱状体，且在此存储层与导电条带重叠处定义出一存储区。之后，于通孔的侧壁以及暴露于外的基材上形成介电层。再形成多个导电插塞，分别部分地填充这些通孔，并且使导电插塞至少与导电条带部分重叠。后续，于这些导电插塞上形成多个介电插塞，以填满这些通孔。然后，再次图案化导电材料层，以于脊状多层叠层的顶部形成至少一条字线，沿第三方向延伸，并且与导电柱状体电性接触。
[0006]根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。立体存储器元件至少包括多个阶层；每个阶层包含多个存储单元，并通过沿第一方向延伸的导电条带加以串连。每一个存储单元都包括沿第二方向延伸的存储层和导电柱状体。其中，存储层邻接导电条带，且在与导电条带重叠的位置，定义出存储区。导电柱状体邻接存储层，且与存储区重叠。相邻两存储单元的导电柱状体之间具有一个平行导电柱状体的导电插塞，与串接两存储单元的导电条带至少部分重叠，并且通过介电层将导电插塞分别与相邻两存储单元以及导电条带电性隔离。
[0007]由于导电插塞与介电层的配置方式，使导电插塞具有浮置栅的功能，当立体存储器元件进行操作时，导电插塞会因导电柱状体导通而具有一感应电压，可在串连相邻两存储单元的导电条带中形成反转层，有助于降低两存储单元之间的串接电阻。因此，不需对串连相邻两存储单元的导电条带进行离子注入掺杂，即可降低存储单元之间的串接电阻。同时可解决已知技术因为采用离子注入掺杂工艺所导致的工艺步骤繁复、热预算增加及干扰存储器元件读取、编程及擦除的问题。
【附图说明】
[0008]为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下:
[0009]图1A是根据本发明的一实施例所绘示的多层叠层结构的结构透视图；
[0010]图1B是根据图1A所绘示的多层叠层结构的结构上视图；
[0011]图2A是绘示对图1A的多层叠层结构进行图案化工艺之后的结构透视图；
[0012]图2B是根据图2A所绘示的结构上视图；
[0013]图3A是绘示依序在图2A的结构上形成存储材料层和导电材料层之后的结构透视图；
[0014]图3B是根据图3A所绘示的结构上视图；
[0015]图4A是绘示对图3B的导电材料层和存储材料层进行图案化之后的结构上视图；
[0016]图4B是沿着图4A的切线S41所绘示的部分结构透视图；
[0017]图4C是沿着图4A的切线S42所绘示的部分结构透视图；
[0018]图5A是绘示在图4B的结构中形成介电层之后的结构上视图；
[0019]图5B是沿着图5A的切线S51所绘示的部分结构透视图；
[0020]图5C是沿着图5A的切线S52所绘示的部分结构透视图；
[0021]图6A是绘示在图5A的结构中形成多个导电插塞之后的结构上视图；
[0022]图6B是沿着图6A的切线S61所绘示的部分结构透视图；
[0023]图6C是沿着图6A的切线S62所绘示的部分结构透视图；
[0024]图7A是绘示在图6A的结构中形成多个介电插塞之后的结构上视图；
[0025]图7B是沿着图7A的切线S71所绘示的部分结构透视图；
[0026]图7C是沿着图7A的切线S72所绘示的部分结构透视图；
[0027]图8A是绘示在图7A的结构中形成多条字线之后的结构上视图；
[0028]图8B是沿着图8A的切线S81所绘示的部分结构透视图；
[0029]图8C是沿着图8A的切线S82所绘示的部分结构透视图；
[0030]图9是沿着立体存储器元件的X-Y截面所绘示的部分阶层结构剖面示意图。
[0031]【符号说明】
[0032]100:立体存储器元件101:基材
[0033]102:通孔103:存储层
[0034]104:导电柱状体 105:导电条带
[0035]106:存储区108:导电插塞
[0036]109:介电插塞110:多层叠层结构
[0037]IlOa:沟槽IlOb:脊状多层叠层
[0038]IlOc:沟槽的侧壁 111-118:导电层
[0039]121-128:绝缘层 130:图案化硬掩模层
[0040]130a:沟槽开口140:存储材料层
[0041]150:导电材料层 160:介电层
[0042]170:字线180a_180f:存储单元
[0043]S51、S52、S61 S62、S71、S72、S81、S82、S91 和 S92:切线
【具体实施方式】
[0044]本发明提供一种立体存储器元件及其制作方法，可在不需对串连两相邻存储单元的导电条带进行离子注入掺杂的情况下，降低存储单元之间的串接电阻。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数立体存储器元件及其制作方法作为较佳实施例，并配合所附图式作详细说明。
[0045]但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
[0046]制作立体存储器元件100的方法，包括下述步骤:首先在基材101的表面上形成多层叠层结构(mult1-layer stack) 110。请参照图1A和图1B，图1A是根据本发明的一实施例所绘示的多层叠层结构110的结构透视图。图1B是根据图1A所绘示的多层叠层结构110的结构上视图。在本发明的一些实施例中，多层叠层结构110是形成于基材101上。多层叠层结构110包括多个导电层111-118以及多个绝缘层121-128。在本实施例中，绝缘层121-128与导电层111-118是沿着图1A所绘示的Z轴方向，在基材101上彼此交错叠层，使导电层111位于多层叠层结构110的底层，而绝缘层128位于多层叠层结构110的顶层。
[0047]导电层111-118可以由导电半导体材料，例如掺杂有磷或砷的η型多晶硅，或η型外延单晶硅，所构成。此外，导电层111-118也可以由掺杂有硼的P型多晶硅或P型外延单晶硅所构成。另一方面，导电层111-118也可以由无掺杂的半导体材料，例如无掺杂的多晶硅或外延单晶硅，所构成。在本实施例中，导电层111-118是由无掺杂多晶硅所构成。无掺杂多晶娃的晶粒尺寸(grain size)，较佳可以实质介于400纳米(nm)至Ij 600纳米之间；无惨杂多晶娃的片电阻(sheet resistance)可以实质介于107ohm/square到10nohm/square之间。导电层111-118每一者的厚度可以实质介于5纳米到40纳米之间。
[0048]绝缘层121-128可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、娃酸盐(silicate)或其他材料，所构成。每一绝缘层121-128的厚度可以实质介于10纳米到50纳米之间。在本发明的一些实施例中，导电层111-118和绝缘层 121-128 可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposit1n,LPCVD)工艺，制作而成。
[0049]接着，对多层叠层结构110进行一图案化工艺，以形成多个脊状多层叠层110b。请参照图2A和图2B，图2A是绘示对图1A的多层叠层结构110进行图案化工艺之后的结构透视图。图2B是根据图2A所绘示的结构上视图。在本发明的一些实施例中，多层叠层结构110的图案化工艺，包括先在多层叠层结构110顶部形成一图案化硬掩模层130。在本实施例中，图案化硬掩模层130是形成于绝缘层128的顶部表面。其中，图案化硬掩模层130包括多个沿着Z轴方向向下延伸的沟槽开口 130a。这些沟槽开口 130a的长轴沿着X轴方向延伸，并将一部份的绝缘层128的顶部表面暴露于外。
[0050]在本发明的一些实施例中，图案化硬掩模层130可以是一种通过化学气相沉积(Chemical Vapor Deposit1n，CVD)工艺，在多层叠层结构110的顶部表面所形成的先进图案化膜(Advanced Patterning Film，APF)。这些沟槽开口 130a，则是通过光刻(photolithography)工艺来移除一部分的先进图案化膜所形成。在本实施例中，每一沟槽开口 130a都具有相同尺寸，且每一沟槽开口 130a皆为长方孔型式(但不以此为限)。
[0051]然后，以图案化硬掩模层130为刻蚀掩模，通过非等向刻蚀工艺(anisotropicetching process)，例如反应离子刻蚀(Reactive 1n Etching，RIE)工艺，对多层叠层结构I1进行刻蚀。藉以在多层叠层结构之中形成沿着Z轴方向延伸的沟槽110a，将多层叠层结构110分割成多个脊状多层叠层110b，并将基材101的部分区域经由沟槽IlOa曝露于外。在本实施例中，每一脊状多层叠层I 1b都包含一部份条状的导电层111-118，可作为串连立体存储器元件100中位于同一脊状多层叠层IlOb的同一阶层的多个存储单元的导电条带105。
[0052]接着，请参照图3A和图3B，图3A是绘示依序在图2A的结构上形成存储材料层140和导电材料层150之后的结构透视图。图3B是根据图3A所绘示的结构上视图。在本发明的一些实施例中，存储材料层140可以通过低压化学气相沉积工艺所制作而成。存储层140可以由包含氧化娃(silicon oxide)层、氮化娃(silicon nitride)层和氧化娃层的复合层(即，0N0层)所构成。在本实施例中，存储材料层140覆盖位于脊状叠层110的顶部以及沟槽IlOa的底部(即被沟槽IlOa暴露于外的基材101)和侧壁IlOc上。
[0053]在形成存储层140之后，再于这些脊状多层叠层I 1b上形成导电材料层150，覆盖存储材料层140，并填满沟槽110a。在本发明的一些实施例中，可以通过低压化学气相沉积工艺来制作导电材料层150。构成导电材料层150的材质，可以包含掺杂有磷或砷的η型多晶硅(或η型外延单晶硅)、掺杂有硼的P型多晶硅(或P型外延单晶硅)、无掺杂的多晶硅、金属硅化物(silicides)，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)、金属，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)或氮化钽铝(TaAlN)，或两种或多种上述材质的组合物所构成。
[0054]接着，图案化导电材料层150和存储材料层140，于沟槽IlOa之中形成多个通孔102，藉以将一部分的基材101和导电条带105暴露于外，并分别在被图案化的导电材料层150以及被图案化的存储材料层140之中，定义出多个存储层103和多个导电柱状体104。请参照图4A、图4B和图4C，图4A是绘示对图3B的导电材料层150和存储材料层140进行图案化之后的结构上视图。图4B是沿着图4A的切线S41所绘示的部分结构透视图。图4C是沿着图4A的切线S42所绘示的部分结构透视图。
[0055]在本发明的一些实施例中，通孔102是通过非等向刻蚀工艺，例如反应离子刻蚀工艺，移除位于沟槽IlOa之中的一部分导电材料层150以及一部分存储材料层140所形成，使一部份的导电条带105由通孔102的侧壁暴露于外；而被余留在沟槽IlOa之中的一部分导电材料层150和存储材料层140，则可分别形成多个沿着Z轴方向延伸的条状存储层103和多个导电柱状体104。
[0056]在本实施例中，每一个存储层103与多个位于沟槽IlOa侧壁上，但未被通孔102所暴露的一部分导电条带105邻接；并且在每一个存储层103与每一个导电条带105重叠的位置，定义出一个存储区106。每一个导电柱状体104邻接一个存储层103，并与相对应的存储层103的存储区106重叠。其中，与同一个存储区106重叠的存储层103、导电条带105和导电柱状体104，三者可构成一个存储单元。而由多个存储层103、导电条带105和导电柱状体104所共同定义出来的多个存储单元，可构成立体存储器元件100的存储器阵列。
[0057]但在本发明的另一些实施例中，位于存储器阵列外围的导电条带105与存储层103重叠所共同定义出的存储区106，可以作为立体存储器元件100的串行选择晶体管或接地选择晶体管(未绘示)的有源区，而与该有源区重叠的对应导电柱状体104，则与串行的选择线(String Select Line，SSL)或接地选择线(Ground Select Line，GSL)(未绘示)连接。
[0058]之后，于通孔102的侧壁(包含经由通孔IlOa暴露于外的导电条带105)以及即经由通孔IlOa暴露于外的基材101上形成介电层160。请参照图5A、图5B和图5C，图5A是绘示在图4A的结构中形成介电层160之后的结构上视图。图5B是沿着图5A的切线S51所绘示的部分结构透视图。图5C是沿着图5A的切线S52所绘示的部分结构透视图。
[0059]介电层160可以通过低压化学气相沉积工艺制作而成。构成介电层160的材料，可以和构成绝缘层121-128的材料相同。在本发明的一些实施例之中，介电层160可以是由包含硅氧化物、硅氮化物、硅氮氧化物、硅酸盐或上述组合的介电材料所构成。在本实施例之中，构成介电层160的材料可以包括氧化娃。另外，介电层160较佳的厚度介于3nm至1nm之间。
[0060]之后，再形成多个导电插塞108，部分地填充于每一个通孔102之中，并且使每一个导电插塞108至少与每一个被相对应的通孔102暴露于外的导电条带105部分重叠。请参照图6A、图6B和图6C，图6A是绘示在图5A的结构中形成多个导电插塞108之后的结构上视图。图6B是沿着图6A的切线S61所绘示的部分结构透视图。图6C是沿着图6A的切线S62所绘示的部分结构透视图。在本实施例中，为了确保每一个导电插塞1g至少与每一个导电条带105部分重叠，每一个导电插塞108必须填充相对应的通孔102，直到高过最顶层的导电条带105的底部。换言之，导电插塞108的高度，由基材101起算，必须高过导电层118的顶部。
[0061]后续，于这些导电插塞108上形成多个介电插塞109，以填满这些通孔102，并且与位于通孔102侧壁上的介电层160连接。请参照图7A、图7B和图7C，图7A是绘示在图6A的结构中形成多个介电插塞109之后的结构上视图。图7B是沿着图7A的切线S71所绘示的部分结构透视图。图7C是沿着图7A的切线S72所绘示的部分结构透视图。在本发明的一些实施例中，介电插塞109可以通过低压化学气相沉积工艺制作而成。构成介电插塞109的材料，可以和构成介电层160的材料相同。在本发明的一些实施例之中，介电插塞109可以是由包含硅氧化物、硅氮化物、硅氮氧化物、硅酸盐或上述组合的介电材料所构成。在本实施例之中，构成介电插塞109的材料可以包括氧化硅。
[0062]然后，对位于脊状多层叠层IlOb上方的导电材料层150进行再一次的图案化工艺，以于脊状多层叠层IlOb的顶部形成多条字线170，沿第Y轴方向延伸，并且与导电柱状体104电性接触。请参照图8A、图8B和图8C，图8A是绘示在图8A的结构中形成多条字线170之后的结构上视图。图SB是沿着图8A的切线S81所绘示的部分结构透视图。图SC是沿着图8A的切线S82所绘示的部分结构透视图。在本发明的一些实施例之中，多条字线170形成于脊状多层叠层IlOb的顶部上；且每一条字线170分别与多个导电柱状体104电性接触。其中，两相邻的字线170之间配置一个导电插塞108，且导电插塞108通过介电层160和介电插塞109与两相邻的字线170电性隔离。
[0063]后续，再通过一连串后段工艺完成立体存储器元件100的制备。立体存储器元件100的存储器阵列中，至少包括多个形成于导电层111-118上的阶层结构。例如请参照图9，图9是沿着立体存储器元件100的X-Y截面所绘示的部分阶层结构剖面示意图。在本实施例中，图9所绘示的阶层结构是位于导电层115上。其中，每一个阶层结构包含多个存储单元，例如存储单元180a、180b、180c、180d、180e和180f ;且这些存储单元180a、180b、180c、180d、180e和180f，都经由图案化导电层115所形成的导电条带105沿X轴方向延伸而彼此串接。
[0064]这些存储单元180a、180b、180c、180d、180e和180f的每一者都包括一存储层103和一导电柱状体104。其中，存储层103沿Z轴(垂直X-Y平面)方向延伸，并邻接导电条带105，且在与导电条带105重叠的位置，定义出存储区106。导电柱状体104也沿Z轴方向延伸，并邻接存储层103，且与存储区106重叠。
[0065]两相邻的存储单元，例如存储单元180a和180b之间具有平行X轴方向的一段距离D1。且二者之间配置有一介电层160以及一导电插塞108。其中，介电层160沿Z轴方向延伸，并分别邻接相邻两相存储单元180a和180b的导电条带105、存储层103和导电柱状体104。导电插塞108沿Z轴方向延伸，并与沿X方向延伸，用来串接相邻两相存储单元180a和180b的一部分导电条带105至少部分重叠。介电层160夹设于导电插塞108与两相存储单元180a和180b的导电条带105、存储层103和导电柱状体104三者之间，使导电插塞108可通过介电层160而与两相邻存储单元180a和180b的导电条带105、存储层103和导电柱状体104电性隔离。由于，导电插塞108与导电条带105彼此电性隔离，且至少有一部分相互重叠。因此导电插塞108可作为导电条带105的浮置栅。当立体存储器元件100进行读取或编程操作时，导电插塞108会因导电柱状体104导通而具有感应电压，可在串连两相邻存储单元180a和180b的导电条带105中形成反转层，有助于而降低存储单元180a和180b之间的串接电阻。
[0066]另外值得注意的是，形成于相邻导电层，例如位于导电层115下方的导电层114上的阶层结构也包含与图9所绘示的相同结构。其中，存储单元180a中沿Z轴方向延伸的存储器层103和导电柱状体104也会和位于导电层114上的导电条带105彼此邻接并重叠，进而定义出另一个包含存储区106的存储单元(未绘示)。由于，两个存储单元之间被绝缘层124(未绘示)阻隔，因此二者之间在平行Z轴的方向具有一段距离(未绘示)。
[0067]根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。立体存储器元件至少包括多个阶层；每个阶层包含多个存储单元，并通过沿第一方向延伸的导电条带加以串连。每一个存储单元都包括沿第二方向延伸的存储层和导电柱状体。其中，存储层邻接导电条带，且在与导电条带重叠的位置，定义出存储区。导电柱状体邻接存储层，且与存储区重叠。相邻两存储单元的导电柱状体之间具有一个平行导电柱状体的导电插塞，与串接两存储单元的导电条带至少部分重叠，并且通过介电层将导电插塞分别与相邻两存储单元以及导电条带电性隔离。
[0068]由于导电插塞与介电层的配置方式，使导电插塞具有浮置栅的功能，当立体存储器元件进行操作时，导电插塞会因导电柱状体导通而具有一感应电压，可在串连相邻两存储单元的导电条带中形成反转层，有助于降低两存储单元之间的串接电阻。因此，不需对串连相邻两存储单元的导电条带进行离子注入掺杂，即可降低存储单元之间的串接电阻。同时可解决已知技术因为采用离子注入掺杂工艺所导致的工艺步骤繁复、热预算增加及干扰存储器元件读取、编程及擦除的问题。
[0069]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储器元件，包括: 一第一导电条带，沿一第一方向延伸； 一第一存储层，沿一第二方向延伸，与该第一导电条带重叠，并在该第一存储层与该第一导电条带的重叠处定义出一第一存储区； 一第一导电柱状体，沿该第二方向延伸，并邻接该第一存储层，且与该第一存储区重置; 一第一介电层，沿该第二方向延伸，并邻接该第一导电条带、该第一存储层和该第一导电柱状体；以及 一第一导电插塞，沿该第二方向延伸，并与该第一导电条带至少部分重叠，且通过该第一介电层而与该第一导电条带、该第一存储层和该第一导电柱状体电性隔离。2.根据权利要求1所述的存储器元件，更包括: 一第二介电层，沿该第二方向延伸，并邻接该第一导电条带、该第一存储层和该第一导电柱状体，且使该第一导电柱状体位于该第一介电层与该第二介电层之间；以及 一第二导电插塞，沿该第二方向延伸，并通过该第二介电层与该第一导电条带、该第一存储层和该第一导电柱状体电性隔离。3.根据权利要求2所述的存储器元件，更包括: 一第二存储层，沿该第二方向延伸，并与该第一导电条带重叠，而在该第二存储层与该第一导电条带重叠处定义出一第二存储区，且该第二存储区和该第一存储区之间，具有平行该第一方向的一距离；以及 一第二导电柱状体，沿该第二方向延伸，并邻接且与该第二存储区重叠；其中，该第一导电插塞与该第二导电柱状体之间是通过该第一介电层电性隔离。4.根据权利要求3所述的存储器元件，更包括: 一第二导电条带，沿该第一方向延伸，并与该第一存储层和该第二存储层重叠，分别定义出一第三存储区和一第四存储区，且该第一导电柱状体和该第二导电柱状体分别与该第三存储区和该第四存储区重叠；以及 一绝缘层，沿该第一方向延伸，并且位于该第一导电条带与该第二导电条带之间。5.根据权利要求4所述的存储器元件，更包括: 一第一字线，沿一第三方向延伸，并与该第一导电柱状体电性接触；以及 一第二字线，沿该第三方向延伸，并与该第二导电柱状体电性接触； 其中，该第一导电插塞位于该第一字线和该第二字线之间，且与该第一字线和该第二字线电性隔离。6.根据权利要求5所述的存储器元件，更包括: 一第一介电插塞，位于该第一导电插塞上，并与该第一介电层和该第一导电插塞接触；以及 一第二介电插塞，位于该第二导电插塞上，并与该第二介电层和该第二导电插塞接触。7.根据权利要求5所述的存储器元件，更包括: 多个脊状多层叠层(ridged-shaped mult1-layer stacks)位于一基材上，沿着该第一方向延伸，其中每一这些脊状多层叠层，都包括一部分的该第一导电条带、该绝缘层和该第二导电条带； 该第一存储层和该第二存储层，分别位于这些脊状多层叠层所定义的一沟槽(trench)中，并且覆盖于该沟槽的一侧壁； 该第一导电柱状体和该第二导电柱状体，位于这些沟槽之中，分别覆盖这些第一存储层和该第二存储层；以及 该第一字线和该第二字线，位于这些脊状多层叠层的顶部。8.根据权利要求1所述的存储器元件，更包括: 一第二存储层，沿该第二方向延伸，与该第一导电条带重叠，而在该第二存储层与该第一导电条带重叠处定义出一有源区；以及 一第二导电柱状体，沿该第二方向延伸，并与该有源区重叠，且与一串行选择线(String Select Line，SSL)连接。9.根据权利要求1所述的存储器元件，更包括: 一第二存储层，沿该第二方向延伸，与该第一导电条带重叠，而在该第二存储层与该第一导电条带重叠处定义出一有源区；以及 一第二导电柱状体，沿该第二方向延伸，并与该第有源区重叠，且与一接地选择线(Ground Select Line，GSL)连接。10.一种存储器元件的制作方法，包括: 于一基材上形成一多层叠层结构(mult1-layer stack)； 图案化该多层叠层结构，以形成多个脊状多层叠层；其中，每一这些脊状多层叠层至少包括一导电条带沿着一第一方向延伸； 于这些脊状多层叠层之间的至少一沟槽的一底部和侧壁上形成一存储材料层； 于这些脊状多层叠层上形成一导电材料层，并填满该沟槽； 图案化该导电材料层和该存储材料层，以于该沟槽之中形成多个通孔，将一部分该基材以及该导电条带暴露于外；其中，图案化的该导电材料层包括至少一导电柱状体，位于该沟槽中；图案化的该存储材料层包括至少一存储层，位于该沟槽中；且在该存储层与该导电条带重叠处定义出一存储区； 于这些通孔的侧壁以及暴露于外的该基材上形成一介电层； 形成多个导电插塞，分别部分地填充这些通孔，并且使这些导电插塞至少与该导电条带部分重叠； 于这些导电插塞上形成多个介电插塞，以填满这些通孔；以及再图案化该导电材料层，以于这些脊状多层叠层的顶部形成至少一字线，沿一第三方向延伸，并且与该导电柱状体电性接触。
【文档编号】H01L27/115GK105826323SQ201510003971
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】赖升志, 陈威臣
【申请人】旺宏电子股份有限公司