一种沟槽型半超结功率器件及其制作方法
【专利摘要】本发明公开了一种沟槽型半超结功率器件及其制作方法，其中制作方法包括：在衬底上形成双外延层，并进行刻蚀形成沟槽；在双外延层上方以及沟槽内形成P型硅；去除双外延层上方的全部P型硅以及沟槽内的部分P型硅；在双外延层以及沟槽内保留的P型硅上方形成氧化层，并在沟槽内填充多晶硅；去除双外延层上方的氧化层和多晶硅，对多晶硅进行N型离子注入，形成源区。采用双层外延片，一次沟槽刻蚀在沟槽下部形成P柱区域，利用氧化层作为隔离，在沟槽上部填充多晶硅形成沟道，工艺简单，降低了器件制造成本。双外延层以及保留的P型硅上方形成的氧化层将P型区域和N型区域分隔开，可以防止N区和P区之间相互扩散，提高了器件性能。
【专利说明】
一种沟槽型半超结功率器件及其制作方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种沟槽型半超结功率器件及其制作方法。
【背景技术】
[0002]沟槽型垂直双扩散场效应晶体管(Vertical Double Diffused Metal OxideSemi conductor，简称VDMOS)晶体管兼有双极晶体管和普通金属氧化物半导体(MetalOxide Semiconductor，简称M0S)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。由于VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
[0003]传统功率金氧半场效晶体管(MetalOxide Semiconductor Field EffectTransistor，简称M0SFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，但是会直接导致导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系，这个关系被称为“硅极限”。超结VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，能够很好地解决导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结VDMOS采用交替的P-N结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结VDMOS的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，达到提高击穿电压并降低导通电阻的目的。传统功率器件和超结功率器件的漂移区结构示意图如图1和图2所示，图1中01表不衬底，02表不低惨杂漂移层的N型区域，图2中01表不衬底，03表不N型区域，04表不P型区域，03和04构成P-N结构。
[0004]参见图2，现有技术中P型区域和N型区域之间直接接触，两者之间容易相互扩散，从而导致器件性能不良。
【发明内容】
[0005]为了解决P型区域和N型区域之间相互扩散导致器件性能不良的技术问题，本发明提供了一种沟槽型半超结功率器件的制作方法，包括:
[0006]在衬底上形成双外延层，并对所述双外延层进行刻蚀形成沟槽；
[0007]在所述双外延层上方以及所述沟槽内形成P型硅；
[0008]去除所述双外延层上方的全部P型硅以及所述沟槽内的部分P型硅；
[0009]在所述双外延层以及保留的P型硅上方形成氧化层，并在所述沟槽内填充多晶娃;
[0010]去除所述双外延层上方的氧化层和多晶硅，对所述多晶硅进行N型离子注入，形成源区。
[0011]可选的，所述双外延层包括N型外延和P型外延，且所述N型外延直接形成在所述衬底上，所述P型外延形成在所述N型外延上。
[0012]可选的，所述沟槽内保留的P型硅的高度小于所述N型外延的高度。
[0013]可选的，所述衬底为单晶硅，且所述衬底为N型衬底。
[0014]可选的，所述沟槽的底部到达所述衬底的上表面。
[0015]可选的，采用热氧化工艺形成所述氧化层，所述氧化层为氧化硅。
[0016]可选的，采用干法刻蚀去除所述P型硅。
[0017]可选的，采用干法刻蚀或者化学机械抛光去除所述双外延层上方的氧化层和多晶娃。
[0018]可选的，形成源区后，所述方法还包括:
[0019]形成介质层，并对所述介质层进行刻蚀形成接触孔；
[0020]在所述介质层上方继续沉积一层金属层。
[0021]另一方面，
[0022]本发明还提供了一种采用上述制作方法得到的沟槽型半超结功率器件。
[0023]本发明提供的沟槽型半超结功率器件的制作方法，采用双层外延片，进行一次沟槽刻蚀，在沟槽下部形成P柱区域，利用氧化层作为隔离，在沟槽上部填充多晶硅形成沟道，工艺简单，降低了器件制造成本。使用P型外延作为P体区域，无需进行热退火，减少了热退火工艺过程对P柱/N柱电荷浓度的影响，保证了 N柱和P柱的电荷平衡，提高了器件性能。双外延层以及保留的P型硅上方形成的氧化层将P型区域和N型区域分隔开，可以防止N区和P区之间相互扩散，提高器件性能。
【附图说明】
[0024]图1为现有技术中传统器件偏移区的结构示意图；
[0025]图2为现有技术中超结功率器件偏移区的结构示意图；
[0026]图3为本发明实施例提供的一种沟槽型半超结功率器件的制作方法的步骤流程图；
[0027]图4为本发明实施例一中步骤SI形成沟槽的示意图；
[0028]图5为本发明实施例一中步骤S2填充P型硅的示意图；
[0029]图6为本发明实施例一中步骤S3去除P型硅后的示意图；
[0030]图7为本发明实施例一中步骤S4形成氧化层的示意图；
[0031]图8为本发明实施例一中步骤S5填充多晶硅的示意图；
[0032]图9为本发明实施例一中步骤S6去除多晶硅后的示意图；
[0033]图10为本发明实施例一中步骤S7形成源区的示意图；
[0034]图11为本发明实施例一中步骤S8制作介质材料的示意图；
[0035]图12为本发明实施例一中步骤S9形成接触孔并制备金属层的示意图；
[0036]图13为本发明实施例一制作沟槽型半超结功率器件的流程示意图；
[0037]图14为本发明实施例一中有源区104与划片道区域101、截止环区域102以及分压区域103的位置示意图。
【具体实施方式】
[0038]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0039]超结功率器件(也就是超结VDM0S)利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡，因此如何制造电荷平衡的P区和N区是超结VDMOS制作的关键。半超结VDMOS结构是在超结VDMOS结构的基础上加入一个N型区，称为电压支持层或底端辅助层(Bottom Assist Layer，简称BAL)。半超结VDMOS的击穿电压和导通电阻分别是超结VDMOS与电压支持层BAL击穿电压和导通电阻之和。在器件总厚度相同的情况下，保持半超结VDMOS和超结VDMOS的深宽比不变，同时减小外延层的厚度和原胞尺寸，以保持相同的深宽比；超结VDMOS的击穿电压与导通电阻均下降，而半超结VDMOS的BAL厚度增加，使击穿电压保持不变；又因为BAL作为低压VDMOS的漂移层，其导通电阻RonA很小，因此，在相同的深宽比下，半超结VDMOS的导通电阻RonA比超结VDMOS的小。这也意味着在相同导通电阻的情况下，与超结VDMOS相比，半超结VDMOS的深宽比更小，因此可减少制造工序，降低工艺难度和成本。
[0040]本发明提供了一种沟槽型半超结功率器件的制作方法，步骤流程如图3所示，包括以下步骤:
[0041]步骤S10、在衬底上形成双外延层，并对双外延层进行刻蚀形成沟槽。
[0042]步骤S20、在双外延层上方以及沟槽内形成P型硅。
[0043]步骤S30、去除双外延层上方的全部P型硅以及沟槽内的部分P型硅。
[0044]步骤S40、在双外延层以及沟槽内保留的P型硅上方形成氧化层，并在沟槽内填充多晶娃。
[0045]步骤S50、去除双外延层上方的氧化层和多晶硅，对多晶硅进行N型离子注入，形成源区。
[0046]与现有技术不同，该制作方法的外延层为两层，与衬底接触的外延层作为BAL，形成半超结VDMOS结构，对双外延层进行一次刻蚀形成沟槽，在沟槽中填充P型硅形成P柱，再形成氧化层将P区域和X区域分隔开，可以防止N区和P区之间相互扩散，提高器件性能。
[0047]步骤SlO中形成的外延层为双层结构，包括N型外延和P型外延，且N型外延直接形成在衬底上，P型外延形成在N型外延上。首先在衬底上形成N型外延，再继续在N型外延上形成P型外延，之后再采用干法刻蚀对两层外延同时进行刻蚀，形成沟槽，沟槽底部到达衬底的上表面。其中的衬底为单晶硅，硅衬底的导电类型为N型，即衬底为N型衬底，相应的在衬底上形成的外延层就是N型外延。使用P型外延作为P体区域，因此无需进行热退火，减少可热退火工艺对P柱/N柱电荷浓度的影响，保证了 N柱和P柱的电荷平衡，提高了半超结VDMOS器件性能。
[0048]在步骤SlO中形成的双层外延的上方以及沟槽内填充P型硅，之后在步骤S30中对步骤S20中填充的P型硅进行去除，采用干法刻蚀的方法将双外延层上方的全部硅以及沟槽内的部分P型硅去除，仅仅保留沟槽中剩余部分的P型硅。需要说明的是，沟槽内保留的P型硅的高度小于N型外延的高度，即沟槽内P型硅的上表面必须处于N型外延区域以内。由于N型外延与沟槽内的P型硅均是形成在衬底上的，因此两者上表面高度的大小就直接体现出厚度的大小。
[0049]步骤S40中采用热氧化工艺在双外延层以及保留的P型硅上方形成氧化层，其中氧化层优选为氧化硅。利用氧化层作为隔离层，防止N型区域与P型区域之间相互扩散而影响到器件的性能。之后在沟槽内填充多晶硅，并在步骤S50中去除双外延层上方的氧化层和多晶娃，可以采用干法刻蚀，还可以采用化学机械抛光(Chemical mechanicalpolishing，简称CMP)的方式。使用光刻胶作为掩膜，对多晶硅进行离子注入，此处注入的离子为N型，对多晶硅注入离子得到的N型多晶硅形成源区。
[0050]之后制备介质材料，在步骤S50的基础上形成介质层，同样使用光刻胶作为掩膜，对介质层进行刻蚀，形成接触孔，最后在介质层上方沉积一层金属层。
[0051]由于沟槽内保留的P型硅的高度小于N型外延的高度，使得后续步骤中在沟槽内填充多晶硅并离子注入之后，N型多晶硅能够形成N型沟道，实现N型外延和P型外延之间的导通。进一步地，P型外延作为P柱通过接触孔与介质层上方的金属层实现电连接，因此N型多晶硅作为半超结功率器件的栅极，介质层上方的金属层作为半超结功率器件的源极。另外，在衬底的另一侧表面也沉积一层金属层，N型外延作为P柱通过N型衬底另一侧表面的金属层实现电连接，对金属层进行刻蚀形成半超结功率器件的漏极。
[0052]实施例一
[0053]本实施例中以单晶硅作为衬底的实施例进行说明，具体包括以下步骤:
[0054]步骤S1、在单晶硅I上方形成N型外延层2和P型外延3，对N型外延层2和P型外延3进行干法刻蚀形成沟槽，如图4所示。衬底材料的选择主要取决于以下几个方面:结构特性、界面特性、化学稳定性、热学性能、导电性能、光学性能以及机械性能，选择衬底以及相应的外延层时需要考虑上述几个方面。由于硅是热的良导体，器件的导热性能较好，从而达到延长器件寿命的目的，因此本实施例中以单晶硅衬底为例进行说明，但是需要说明的是，衬底材料除了可以是硅(Si)以外，还可以是碳化硅(SiC)、氮化镓(GaN)或者是砷化镓(GaAS)等。
[0055]在单晶硅I上方经过外延生长得到N型外延2，N型外延层2的厚度可以根据不用应用进行调节。比如不同的外延厚度直接决定的VDMOS器件的耐压值大小，如果是高压产品，则外延层厚度需加厚；如果是低压产品，则不需要厚的外延层。形成N型外延之后继续形成P型外延3，以形成P体区域。
[0056]步骤S2、在P型外延3上方形成一层P型硅4，同时在沟槽内也填充P型硅4，如图5所示。
[0057]步骤S3、采用干法刻蚀去除P型外延3上方的全部P型硅以及沟槽内的部分P型硅，沟槽内还有保留的P型硅4，如图6所示，需要强调的是，P型外延3上方的P型硅必须刻蚀干净，而且沟槽内保留的P型硅的高度必须小于N型外延的高度。
[0058]步骤S4、进行热氧化形成氧化层5，如图7所示。
[0059]步骤S5、向沟槽填充多晶硅6，如图8所示。
[0060]步骤S6、采用干法刻蚀或CMP去除多晶硅，如图9所示。
[0061]步骤S7、使用光刻胶7作为掩膜，进行N型离子注入，形成源区，如图10所示。
[0062]步骤S8、制作介质材料形成介质层8，如图11所示。
[0063]步骤S9、使用光刻胶(图中未示出)作为掩膜，刻蚀介质层8，形成接触孔，然后制备金属层9，如图12所示。
[0064]P型外延3作为P柱通过接触孔与介质层8上方的金属层实现电连接，因此N型多晶硅6作为半超结功率器件的栅极，介质层上方的金属层9作为半超结功率器件的源极。另外，在衬底的另一侧表面也沉积一层金属层(图中未示出)，N型外延作为P柱通过N型衬底另一侧表面的金属层实现电连接，对金属层进行刻蚀形成半超结功率器件的漏极。
[0065]本实施例中制作超结功率器件的流程示意如图13所示，利用该实施例形成的沟槽型功率器件有源区104与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图如图14所示。
[0066]基于本实施例提供的制作方法，采用双层外延片，进行一次沟槽刻蚀，在沟槽下部形成P柱区域，利用氧化层作为隔离，在沟槽上部填充多晶硅形成沟道，工艺简单，降低了器件制造成本。双外延层以及保留的P型硅上方形成的氧化层将P型区域和N型区域分隔开，可以防止N区和P区之间相互扩散，提高器件性能。使用P型外延作为P体区域，无需进行热退火，减少了热退火工艺过程对P柱/N柱电荷浓度的影响，保证了 N柱和P柱的电荷平衡，也能提高器件性能。
[0067]实施例二
[0068]本实施例提供了基于实施例一中的制作方法得到的沟槽型半超结功率器件。
[0069]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【主权项】
1.一种沟槽型半超结功率器件的制作方法，其特征在于，包括: 在衬底上形成双外延层，并对所述双外延层进行刻蚀形成沟槽； 在所述双外延层上方以及所述沟槽内形成P型硅； 去除所述双外延层上方的全部P型硅以及所述沟槽内的部分P型硅； 在所述双外延层以及所述沟槽内保留的P型硅上方形成氧化层，并在所述沟槽内填充多晶娃； 去除所述双外延层上方的氧化层和多晶硅，对所述多晶硅进行N型离子注入，形成源区。2.根据权利要求1所述的制作方法，其特征在于，所述双外延层包括N型外延和P型外延，且所述N型外延直接形成在所述衬底上，所述P型外延形成在所述N型外延上。3.根据权利要求2所述的制作方法，其特征在于，所述沟槽内保留的P型硅的高度小于所述N型外延的高度。4.根据权利要求1所述的制作方法，其特征在于，所述衬底为单晶硅，且所述衬底为N型衬底。5.根据权利要求1所述的制作方法，其特征在于，所述沟槽的底部到达所述衬底的上表面。6.根据权利要求1所述的制作方法，其特征在于，采用热氧化工艺形成所述氧化层，所述氧化层为氧化硅。7.根据权利要求1所述的制作方法，其特征在于，采用干法刻蚀去除所述P型硅。8.根据权利要求1所述的制作方法，其特征在于，采用干法刻蚀或者化学机械抛光去除所述双外延层上方的氧化层和多晶硅。9.根据权利要求1-8中任一项所述的制作方法，其特征在于，形成源区后，所述方法还包括: 形成介质层，并对所述介质层进行刻蚀形成接触孔； 在所述介质层上方继续沉积一层金属层。10.一种沟槽型半超结功率器件，其特征在于，所述沟槽型半超结功率器件为采用权利要求1-9中任一项所述的制作方法得到。
【文档编号】H01L29/06GK105826375SQ201510007314
【公开日】2016年8月3日
【申请日】2015年1月7日
【发明人】李理, 马万里, 赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司