晶体管器件、电子设备以及形成晶体管器件的方法

晶体管器件、电子设备以及形成晶体管器件的方法
【专利摘要】本发明涉及一种晶体管器件、电子设备以及形成晶体管器件的方法。公开了用于形成晶体管器件的技术，其相对于常规器件具有减小的寄生接触电阻。该技术例如可以使用标准接触部堆叠体来实现，所述标准接触部堆叠体例如为在硅或硅锗(SiGe)源极/漏极区上的一系列金属。根据一个示例性的此类实施例，在源极/漏极与接触部金属之间提供中间硼掺杂锗层，以显著减小接触电阻。根据本公开内容，多种晶体管结构和适合的制造工艺会是显而易见的，包括平面和非平面晶体管结构(例如，FinFET)，以及应变的和未应变的沟道结构。分级的缓冲部可以用于减小错配位错。这些技术尤其适合于实现p型器件，但如有需要也可以用于n型器件。
【专利说明】晶体管器件、电子设备从及形成晶体管器件的方法
[0001 ]本申请为分案申请，其原申请是于2013年6月21日（国际申请日为2011年9月30日） 向中国专利局提交的专利申请，申请号为201180062116.2,发明名称为"晶体管器件、电子 设备W及形成晶体管器件的方法"。
[000^ 相关申请
[0003] 本申请是2010年12月21日提交的美国申请No. 12/97 5278的部分继续申请。
技术领域
[0004] 本发明设及一种晶体管器件、电子设备W及形成晶体管器件的方法。
【背景技术】
[0005] 包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器及其他无源和有源电 子器件的电路器件的提高的性能，通常是在运些器件的设计、制造和操作过程中考虑的主 要因素。例如，在金属氧化物半导体(MOS)晶体管半导体器件(例如在互补金属氧化物半导 体(CMOS)中所使用的那些）的设计和制造或形成的过程中，常常希望使得与接触部相关的 寄生电阻(或者称为外电阻RexO最小化。减小的Rext能够由相等的晶体管设计实现较高的电 流。

【发明内容】

[0006] 根据本发明的一个方面，提供了一种晶体管器件，包括：
[0007] 具有沟道区的衬底；
[0008] 与所述沟道区相邻的源极区和漏极区；W及
[0009] 在所述源极区和所述漏极区的至少一部分上的棚渗杂错层，该棚渗杂错层具有超 过90原子％的错浓度和超过化20cm-3的棚浓度。
[0010] 根据本发明的另一方面，提供了一种晶体管器件，包括：
[0011] 具有沟道区的衬底；
[0012] 在所述沟道区上方的栅极电极，其中，在所述栅极电极与所述沟道区之间提供了 栅极电介质层，在所述栅极电极的侧面上提供了间隔体；
[0013] 与所述沟道区相邻的源极区和漏极区，所述源极区和所述漏极区中的每一个都包 括尖端区，所述尖端区在所述栅极电介质层和/或对应的一个所述间隔体下方延伸；
[0014] 在所述源极区和所述漏极区的至少一部分上的棚渗杂错层，所述棚渗杂错层具有 超过95原子％的错浓度和超过沈20cm-3的棚浓度；W及
[0015] 在所述棚渗杂错层上的第一金属-错化物接触部和第二金属-错化物接触部，所述 第一金属-错化物接触部和所述第二金属-错化物接触部分别位于所述源极区和所述漏极 区中的对应的一个之上；
[0016] 其中，所述器件是平面晶体管或FinFET晶体管中的一种。
[0017] 根据本发明的另一方面，提供了 一种电子设备，包括：
[0018] 印刷电路板，其具有一个或多个集成电路，其中，所述一个或多个集成电路中的至 少一个集成电路包括根据本发明所述的晶体管器件。
[0019] 根据本发明的另一方面，提供了一种用于形成晶体管器件的方法，包括：
[0020] 提供具有沟道区的衬底；
[0021] 在所述沟道区上方提供栅极电极，其中，在所述栅极电极与所述沟道区之间提供 了栅极电介质层；W及
[0022] 与所述沟道区相邻地提供源极区和漏极区；
[0023] 在所述源极区和所述漏极区中的至少一部分上提供棚渗杂错层，所述棚渗杂错层 具有超过90原子％的错浓度和超过化20cm- 3的棚浓度；
[0024] 在所述棚渗杂错层上且在所述源极区之上提供第一金属-错化物接触部；W及
[0025] 在所述棚渗杂错层上且在所述漏极区之上提供第二金属-错化物接触部。
【附图说明】
[0026] 图IA示出了根据本发明一个实施例的在源极/漏极层与接触部金属之间配置有棚 渗杂错层的MOS器件。
[0027] 图IB示出了根据本发明另一个实施例的在源极/漏极层与接触部金属之间配置有 棚渗杂错层的MOS器件。
[0028] 图IC示出了根据本发明另一个实施例的在源极/漏极层与接触部金属之间配置有 棚渗杂错层的MOS器件。
[0029] 图2是根据本发明实施例的用于形成具有低接触电阻的晶体管结构的方法。
[0030] 图3A到31示出了根据本发明多个实施例的在实施图2的方法时形成的结构。
[0031] 图4是根据本发明另一个实施例的用于形成具有低接触电阻的晶体管结构的方 法。
[0032] 图5A到5F示出了根据本发明多个实施例的在实施图4的方法时形成的结构。
[0033] 图6示出了根据本发明一个实施例配置的FinFET晶体管架构的透视图。
[0034] 图7示出了分批图(plot Of a split lot),该分批图示出根据本发明实施例配置 的晶体管结构和没有配置帽层的标准晶体管结构的接触电阻。
[0035] 图8示出了根据本发明的示例性实施例的实现有一个或多个晶体管结构的计算系 统。
[0036] 可W理解，附图不一定按照比例绘制，或者旨在将所要求保护的发明局限于所示 出的特定结构。例如，尽管一些图形总体上表示直线、直角和平滑表面，但考虑到所用的处 理设备和技术的现实世界的限制，晶体管结构的实际实施方式可W具有不太完美的直线、 直角，一些特征可W具有表面拓扑，或者是非平滑的。总之，提供附图仅用于示出示例性结 构。
【具体实施方式】
[0037] 公开了用于形成晶体管器件的技术，其相对于常规器件具有减小的寄生接触电 阻。所述技术例如可W使用标准接触部堆叠体来实现，所述标准接触部堆叠体例如为在娃 或娃错(SiGe)源极/漏极区上的一系列金属。根据一个示例性的此类实施例，在源极/漏极 与接触部金属之间提供中间棚渗杂错层，W显著减小接触电阻。根据本公开内容，多种晶体 管结构和适合的制造工艺会是显而易见的，包括平面和非平面晶体管结构(例如，FinFET), W及应变的和未应变的沟道结构。所述技术尤其适合于实现P型器件，但如有需要也可W用 于n型器件。
[00；3引遮述
[0039] 如前解释的，可W通过减小器件电阻来实现晶体管中增大的驱动电流。接触电阻 是器件的总电阻的一个分量。标准晶体管接触部堆叠体通常包括例如娃或SiGe源极/漏极 层、娃化儀层、氮化铁粘附层、和鹤接触部/焊盘。在运种结构中，接触电阻受到相对于金属 中钉扎能级的娃或SiGe价带配准(al ig皿ent)的有效限制。通常，使用诸如儀的工业标准娃 化物(或其他适合的娃化物，诸如铁、钻、或销等），运会导致约〇.5eV的带失配。运样，根据本 发明的一个示例性实施例，在源极/漏极与接触部金属之间提供中间棚渗杂错层，W显著减 小带失配值与接触电阻。
[0040] 在一个特定示例性实施例中，配置有中间棚渗杂错层的接触部呈现了带失配值减 小到小于〇.2eV，W及接触电阻约3倍的对应减小(相对于类似配置的常规接触部堆叠体，但 在源极/漏极区与接触部金属之间不具有中间棚渗杂错层）。透射电子显微镜法(TEM)横截 面或次级离子质谱法(SIMS)分布图（profile)可W用于示出遍及薄膜结构的垂直堆叠体的 错浓度，因为可W易于区分SiGe和娃的外延合金的分布图与错浓度分布图。
[0041] 运样，根据本发明实施例配置的晶体管结构就较低的接触电阻而言提供了对传统 结构的改进。一些此类实施例有效地将错的优异接触特性与Si和SiGe的优异半导体晶体管 特性相融合，W提供下一代的低电阻接触部。
[0042] 根据本公开内容，多种晶体管结构和适合的制造工艺会是显而易见的，包括平面 和非平面晶体管结构(例如，双栅极和=栅极晶体管结构），W及应变的和未应变的沟道结 构。许多运种结构特征和材料系统都可W结合如本文所述的错覆盖层来使用。晶体管结构 可W包括P型源极/漏极区、n型源极/漏极区，或者n型和P型源极/漏极区。在一些示例性实 施例中，晶体管结构包括MOS结构中的娃、SiGe合金或名义上纯的错膜(例如，具有小于10% 娃的错膜)的外延(或多晶）置换源极/漏极区或者渗杂剂-注入的源极/漏极区或。在任何此 类实施方式中，根据本发明的实施例，可W直接在源极/漏极区上形成棚渗杂错的覆盖层或 帽层。随后可W沉积接触部金属(或一系列金属），并可W执行后续反应(退火），W形成金属 错化物源极和漏极接触部。如会理解的，接触部可W实现为堆叠体，包括一个或多个娃化物 层、粘附层、和/或金属焊盘层。如果希望，也可W在晶体管结构的其他部分上直接形成棚渗 杂错覆盖层，例如多晶栅极和/或接地接头(tap)区。
[0043] 众所周知，MOS晶体管可W包括源极和漏极尖端区，将其设计为减小晶体管的总体 电阻，同时改善短沟道效应(SCE)。传统上，运些尖端区是衬底的使用注入和扩散技术注入 诸如棚或碳的渗杂剂的部分。在源极区与沟道区之间的区域中形成源极尖端区。类似地，在 漏极区与沟道区之间的区域中形成漏极尖端区。本发明的一些实施例配置有运种常规形成 的尖端区。在其他示例性实施例中，使用制造技术来延伸自对准外延尖端(SET)晶体管，W 实现极为接近单轴向应变的理论极限。例如，运可W通过W下方式来完成:在源极和漏极区 W及其相应的尖端区中进行选择性外延沉积，W形成覆盖有棚渗杂错层的覆盖层的棚渗杂 娃或SiGe(用于源极/漏极区）的双层结构。错和棚浓度可W改变，但在一些示例性实施例 中，错浓度在20原子％到100原子％范围中，棚浓度在化20cm-3到沈21cm-3范围中（例如，错 浓度超过50原子％，棚浓度超过沈20cnf3)。注意，可W在尖端区中提供棚渗杂错层，但在其 他实施例中，仅在源极/漏极区之上(不在尖端区中）提供棚渗杂错层。
[0044] 在其他的示例性实施例中，可任选的具有分级的错浓度和/或棚浓度的薄缓冲部 可W用作下层衬底与源极/漏极层(例如，娃或SiGe)之间的分界面层。类似地，具有分级的 错浓度和/或棚浓度的薄缓冲部可W用作在源极/漏极层与棚渗杂错帽层之间的分界面层。 在其他的实施例中，W类似于可任选的缓冲部的方式，棚渗杂错覆盖层或源极/漏极层自身 可W具有分级的错和/或棚浓度。在任何此类情况下，由于棚扩散在错中受到抑制(浓度越 高，相对抑制越大），高浓度的棚可W渗杂在错中，运又导致较低的寄生电阻，且不会使尖端 睹度(abrup tne S S)降级。另外，通过降低肖特基势垒高度减小了接触电阻。
[0045] 架构和方法
[0046] 图IA示出了根据本发明的实施例的，形成在衬底102上且在源极/漏极层和接触部 金属之间配置有棚渗杂错层的MOS器件100A。具体地，在源极层110与接触部金属125之间提 供棚渗杂错层117,在漏极层112与接触部金属127之间提供棚渗杂错层119。可W使用许多 传统技术来形成源极区110与漏极区112。在该示例性实施例中，例如，通过蚀刻衬底，随后 外延沉积娃或娃错材料（例如，错浓度范围为10到70原子％ )来形成源极区110与漏极区 112。
[0047] 在晶体管IOOA的沟道区120之上形成栅极堆叠体122。如可W进一步看出的，栅极 堆叠体122包括栅极电介质层106和栅极电极104,相邻于栅极堆叠体122形成间隔体108。在 一些示例性情况下，并且根据技术节点，间隔体108在栅极电介质层106的边缘与源极和漏 极区110/112中的每一个的边缘之间产生约10到20纳米(nm)的距离。在运个间隔内可W形 成源极尖端区IlOA和漏极尖端区112A。在运个示例性实施例中，借助典型的基于注入-扩散 的工艺来形成尖端区110A/112A，所述尖端区110A/112A与间隔体108重叠，且还可W在例如 小于IOnm的距离上与栅极电介质层106重叠或在栅极电介质层106下扩散。在形成基于注 入-扩散的尖端区110A/112A的过程中，将诸如棚或碳的渗杂剂注入源极区110和漏极区112 中。随后对晶体管IOOA进行退火，W使得渗杂剂向沟道区120扩散。成角度的离子注入技术 也可W用于将渗杂剂进一步注入在栅极电介质层106与源极/漏极区110/112之间的运些区 域中。运种基于注入-扩散的尖端形成工艺通常不会引起沟道区上的应变。
[0048] 总之，根据本公开内容会理解的是，无论晶体管结构具有应变或未应变的沟道，还 是具有源极-漏极尖端区或不具有源极-漏极尖端区并不特别地与本发明的各实施例相关， 运种实施例并非旨在局限于任何特定的此类结构特征。相反，许多晶体管结构和类型都可 W得益于使用本文所述的棚渗杂错覆盖层。本文提供的技术适合于例如传统渗杂剂注入的 娃、隆起的源极/漏极、应变的SiGe(或其他适合的材料）、及在栅极电极电介质下延伸的或 与由栅极电极电介质定义的垂线间隔开的任何沉积的外延尖端(有时称为源极-漏极延伸 部)。
[0049] 通常在形成源极/漏极区110/112后且在形成接触部125/127前提供错覆盖层117/ 119。该覆盖层117/119的厚度在实施例之间可W变化，但在一个示例性实施例中在50到150 埃（A)范围中。覆盖层117/119的棚浓度也可W变化，但在一个示例性实施例中在化20cnf3 到沈21cm-3范围中（例如超过2E20cm-3)。可W选择性地在源极/漏极区110/112(和/或所希 望的其他区域，例如多晶栅极或接地接头区）上沉积覆盖层117/119。许多适合的沉积技术 可W用于提供覆盖层117/119(例如，化学气相沉积、分子束外延等）。根据一个示例性实施 例，接触部金属125和127均包括娃化儀层、氮化铁粘附层、和鹤接触部/焊盘的堆叠体，但根 据本公开内容会理解，可W使用许多接触部金属结构。标准沉积技术可W用于提供接触部 金属 125/127。
[0050] 图IB示出了根据本发明另一个实施例的形成于衬底102上的示例性MOS器件100B， 该MOS器件IOOB在源极/漏极层110/112与接触部金属125/127之间配置有棚渗杂错层117/ 119。该示例性结构包括源极和漏极外延尖端(本文中通常称为外延尖端(epi-tip))。更具 体地，MOS晶体管IOOB使用底切蚀刻，W允许源极区110和漏极区112在间隔体108下方延伸， 在一些情况下，是在栅极电介质层106下方延伸。将在间隔体108(有可能在栅极电介质层 106)下方延伸的源极/漏极区110/112的部分分别统称为源极外延尖端IlOB和漏极外延尖 端112B。源极和漏极外延尖端110B/112B代替针对图IA所述的基于注入/扩散的尖端区 11OA/112A。根据一个实施例，如图1B所示，例如可W通过蚀刻衬底102，运包括底切间隔体 1〇8(有可能是栅极电介质层106)，随后使用选择性外延沉积来例如提供原位渗杂娃、错或 SiGe, W填充源极/漏极区110/112和源极/漏极外延尖端110B/112B，来形成源极/漏极区 110/112和源极/漏极外延尖端110B/112B。注意，外延填充部可W相对于衬底102的表面隆 起，如图IB中进一步所示的，尽管也可W使用不隆起的结构。例如，如前针对图IA所述的，可 W实现错覆盖层117/119和接触部金属125/127。
[0051] 图IC示出了根据本发明另一个实施例的形成于衬底102上且在相应的源极/漏极 层110/112与接触部金属125/127之间配置有棚渗杂错层117/119的MOS器件100C。通过将诸 如棚的渗杂剂注入到衬底中来形成该示例性实施例中的源极区110和漏极区112。栅极堆叠 体122在晶体管IOOC的沟道区120上形成，且在该示例性情况下不包括侧壁108。运个示例性 晶体管结构也不包括类似于图IA和IB所示实施例的底切或尖端区。例如，如前针对图IA所 述的，可W实现错覆盖层117/119和接触部金属125/127。
[0052] 可W针对根据本发明配置的晶体管结构实现许多其他变化和特征。例如，分级的 缓冲部可W用于结构的一个或多个位置。例如，衬底102可W是娃衬底，或者绝缘体上娃 (SOI)的娃膜衬底，或者多层衬底，其包括娃、娃错、错、和/或III-V族化合物半导体。因此， 示例性地，在具有娃或娃错衬底102,且原位棚渗杂SiGe填充源极/漏极区110/112和源/漏 外延尖端110B/112B的实施例中，可W在下层衬底102与源极/漏极材料之间提供缓冲部。在 一个此类实施例中，缓冲部可W是分级的棚渗杂的（或本征的）娃错层，其具有从与下层衬 底相容的基准级别(base level)到高达100原子％ (或接近100原子％，诸如超过90原子％ 或95原子％或98原子％ )分级的错浓度。运个缓冲部内的棚浓度可W是固定的（例如在高级 另IJ)或分级的，例如从处于下层衬底的或与其相容的基准浓度到预期的高浓度(例如，超过 2E20cnf 3)。注意，本文所用的"相容性"并非必须要求浓度级别重叠(例如，下层衬底的错浓 度可W是0到20原子％，缓冲部的初始错浓度可W是30到40原子％)。另外，本文所用的相对 于浓度级别的词语"固定"旨在表示相对恒定的浓度级别（例如，层中最低浓度级别在该层 内最高浓度级别的10% W内）。在更普遍的意义上，固定的浓度级别旨在表示缺少有意分级 的浓度级别。缓冲部的厚度可W根据诸如缓冲的浓度的范围之类的因素而改变，但在一些 实施例中，其在30至化20 A范围中，诸如50到100 A (例如，诚A或65 A )。根据本公开内容 将会意识到，运种分级的缓冲部有益地降低了肖特基势垒高度。
[0053] 可替换地，不是使用在衬底102与源极/漏极区110/112和源极/漏极外延尖端 110B/112B之间的薄缓冲部，可W W类似的方式将源极/漏极材料自身分级。例如，根据一个 示例性实施例，可W W从与下层衬底相容的基准级别浓度(例如，在30到70原子％范围中） 到高达100原子％分级的错浓度来配置棚渗杂SiGe源极/漏极区110/112和源极/漏极外延 尖端110B/112B。在一些运种实施例中，该棚渗杂错层内的棚浓度范围例如可W是从处于下 层衬底的或与之相容的基准浓度到预期的高浓度(例如，超过沈20cm- 3)。
[0054] 在其他实施例中，可W在源极/漏极材料与棚渗杂的错覆盖层117/119之间提供缓 冲部。在一个运种实施例中，源极/漏极材料是棚渗杂的SiGe层，具有固定的错浓度(例如， 在30到70原子％范围中）；缓冲部可W是薄SiGe层(例如，30到120 A，诸如50到100 A)，具 有从与下层棚渗杂的SiGe层相容的基准级别浓度到高达100原子％ (或接近100原子％，诸 如超过90原子％或95原子％或98原子％)分级的错浓度。在一些运种情况下，该缓冲部内的 棚浓度例如可W固定在预期的高级别，或者范围例如可W是从处于下层SiGe层的或与之相 容的基准浓度到预期的高浓度(例如，超过lE20cm- 3、沈20cm-3、3E20cm-3)。可替换地，不是使 用在源极/漏极材料与棚渗杂的错覆盖层117/119之间的缓冲部，可W W类似的方式对覆盖 层117/119自身分级。例如，根据一个示例性实施例，可W W从与下层衬底和/或源极/漏极 区相容的基准级别浓度(例如，在30到70原子％范围中巧Ij高达100原子％ (或者接近100原 子％)分级的错浓度来配置棚渗杂的覆盖层117/119。在运个覆盖层117/119内的棚浓度例 如可W固定在高级别或者例如可W在从处于下层衬底和/或源极/漏极区的或与之相容的 基准浓度到预期的高浓度(例如，超过沈20cm- 3)的范围中。
[0055] 因此，提供了用于多种晶体管器件的低接触电阻架构。可W部分地使用许多传统 工艺来形成器件，例如通过源极/漏极区中的栅极氧化物、多晶栅极电极、薄间隔体、及各向 同性底切蚀刻(或者氨蚀刻W在单晶衬底中形成有小面的（faceted)罐凹槽，或者用W形成 罐凹槽的其他适合的蚀刻)来形成器件。根据一些实施例，选择性外延沉积可W用于提供原 位渗杂娃，或者可替换地，充分应变的娃错层，W形成具有或不具有尖端的源极/漏极区。可 W如前所解释的那样使用可任选的缓冲部。也可W使用任何适合的高-k置换金属栅极 (RMG)工艺流程，其中高-k电介质代替了传统的栅极氧化物。例如，利用儀、儀-销、或者进行 了或没有进行错的预先非晶化注入的铁的娃化(Silicidation)可W用于形成低电阻错化 物。本文提供的技术例如可应用W有益于任何技术节点（例如，90nm、65nm、45nm、32nm、 2化m、14nm和IOnm晶体管，及更低的），所要求保护的本发明并非旨在局限于器件几何尺寸 的任何特定的此类节点或范围。根据本公开内容，其他优点将会是显而易见的。
[0056] 图2是根据本发明实施例的用于形成具有低接触电阻的晶体管结构的方法。图3A 到31示出了根据本发明一些实施例的随着实施该方法而形成的示例性结构。
[0057] 如图所示，方法W在半导体衬底上形成202栅极堆叠体开始，在该半导体衬底上可 W形成诸如PMOS晶体管的MOS器件。例如可W W块娃或绝缘体上娃结构来实现半导体衬底。 在其他实施方式中，可W使用可W结合或不结合娃的替换的材料来形成半导体衬底，所述 替换的材料诸如错、娃错、錬化铜、蹄化铅、神化铜、憐化铜、神化嫁或錬化嫁。在更普遍的意 义上，根据本发明的实施例，可W使用可W充当在其上可W构造半导体器件的基础的任何 材料。可W如传统所实施的那样或者使用任何适合的定制技术来形成栅极堆叠体。在本发 明的一些实施例中，可W通过沉积，随后对栅极电介质层和栅极电极层进行构图来形成栅 极堆叠体。例如，在一个示例性情况下，可W使用传统沉积工艺在半导体衬底上均厚沉积栅 极电介质层，所述传统沉积工艺例如为化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积 (SOD)、或物理气相沉积(PVD)。也可W使用替换的沉积技术，例如，可W热生长栅极电介质 层。例如，可W由诸如氧化娃或高-k电介质材料的材料形成栅极电介质材料。高-k栅极电介 质材料的实例例如包括二氧化给、给娃氧化物、氧化铜、铜侣氧化物、氧化错、错娃氧化物、 氧化粗、氧化铁、领锁铁氧化物、领铁氧化物、锁铁氧化物、氧化锭、氧化侣、铅筑粗氧化物、 和妮锋酸铅。在一些特定的示例性实施例中，高-k栅极电介质层的厚度可W在约5 A到约 200 A之间（例如，20 A到50 A)。通常，栅极电介质层的厚度应足W使得栅极电极与相邻 的源极和漏极接触部电隔离。在进一步的实施例中，可W在高-k栅极电介质层上执行额外 的处理，诸如退火工艺W改进高-k材料的质量。接下来，可W使用诸如ALD、CVD、或PVD的类 似沉积技术在栅极电介质层上沉积栅极电极材料。在一些运种特定实施例中，栅极电极材 料是多晶娃或金属层，尽管也可W使用其他适合的栅极电极材料。栅极电极材料可W是牺 牲材料，稍后针对置换金属栅极（RMG)工艺将其去除，其在一些实施例中具有50 A到 500 A范围中（例如I(K)A)的厚度。随后可W实施传统的构图工艺，W蚀刻掉栅极电极层 和栅极电介质层的部分，从而形成栅极叠置体，如图3A所示。可W看出，图3A示出了衬底 300,在其上形成栅极堆叠体。在运个示例性实施例中，栅极堆叠体包括栅极电介质层302 (其可W是高-k栅极电介质材料)和牺牲栅极电极304。在一个特定示例性情况下，栅极堆叠 体包括氧化娃栅极电介质层302和多晶娃栅极电极304。栅极堆叠体还可W包括栅极硬掩模 层306,其在处理过程中提供某些益处或用途，诸如保护栅极电极304使其免于随后的离子 注入工艺。可W使用诸如氧化娃、氮化娃、和/或其他常规电介质材料等典型的硬掩模材料 来形成硬掩模层306。图3A进一步示出了形成于堆叠体任一侧上的间隔体310。例如可W使 用诸如氧化娃、氮化娃或其他适合的间隔体材料的常规材料来形成间隔体310。通常可W基 于对所形成晶体管的设计要求来选择间隔体310的宽度。然而根据一些实施例，间隔体310 的宽度不受形成源极和漏极外延尖端所施加的设计约束的支配，只要如本文所述的那样， 源极/漏极尖端区中有足够高的棚渗杂错含量(棚不会扩散到沟道中）。
[0058] 进一步参考图2,在形成栅极堆叠体后，方法继续进行定义204晶体管结构的源极/ 漏极区。如前解释的，可W W许多适合的工艺和结构来实现源极/漏极区。例如，可W注入、 蚀刻和外延填充、升高源极/漏极区，所述源极/漏极区可W是娃或SiGe合金、P型或n型的， 具有平面或罐形扩散区。在图3A所示的示例性实施例中，蚀刻了衬底300 W提供空腔312/ 314W及相应的尖端区域312A/314A，其底切栅极电介质302。图3B示出了填充空腔312/314 和尖端区312A/314AW提供源极/漏极区318/320和尖端区318A/320A后的衬底300。根据一 些示例性实施例，W原位渗杂的娃或SiGe填充源极和漏极区空腔312/314连同其相应的尖 端区312A/314A，从而形成源极区318(连同外延尖端318A)和漏极区320(连同漏极外延尖端 320A)。在此就材料(例如娃、SiGe、III-V族材料）、渗杂剂(例如，超过沈21 CHf3的棚，或其他 适合的渗杂剂/浓度似及尺寸(例如，源极/漏极层的厚度范围例如可W在50到500皿之间， W便提供平齐的或隆起的源极/漏极区）而言，可W使用许多源极/漏极层配置。
[0059] 如前解释的，一些运种实施例可W包括在源极/漏极层与衬底或源极/漏极与棚渗 杂错覆盖层之间的薄缓冲部。例如，可W进一步在图3B所示的示例性实施例中看出，在沉积 源极/漏极材料之前沉积源极缓冲部313和漏极缓冲部315。在一些实施例中，缓冲部313和 315可W是分级的棚渗杂娃错层，具有从与下层衬底300材料相容的基准级别浓度到高达 100原子％ (或如前所述的接近100原子％ )分级的错成分。棚浓度也可W适当地分级。根据 本公开内容，许多缓冲部方案会是显而易见的。
[0060] 进一步参考图2,在定义了源极/漏极区后，该方法继续进行在晶体管结构的源极/ 漏极区上沉积206棚渗杂错。图3C示出了棚渗杂错层317/319。在一些示例性实施例中，棚渗 杂错层317/319可W外延沉积在一个或多个层中，其具有超过90原子％的错浓度，尽管根据 本公开内容会理解也可W使用其他适合的浓度级别（例如，超过91原子％，或92原 子％，......，或98原子％或99原子％，或者真正的纯错）。如前解释的，该错浓度可W是固 定的或者分级的，W便从基准级别(接近衬底300)增大到高级别（例如，超过90原子％ )。在 一些运种实施例中，棚浓度可W超过化20cm-3，例如高于沈20cm-3或沈21cm- 3，也可W是分级 的，W便从接近衬底300的基准级别增大到高级别（例如，超过lE20cm-3,或沈20cm- 3,或 3E20cm-3,……，2E21cm-3)。如前解释的，在下层源极/漏极区318/320的错浓度是固定的或 者相对低的实施例中，分级的缓冲部可W用于更好地连接源极/漏极区318/320与棚渗杂错 层317/319。根据一些特定的示例性实施例，棚渗杂错帽层317/319的厚度可W具有例如在 50 A到250 A范围中的厚度，尽管如根据本公开内容会是显而易见的，可替换的实施例可 W具有其它层厚度。
[0061] 在一些实施例中，CVD工艺或其它适合的沉积技术可W用于沉积206或形成棚渗杂 错层317/319。例如，可W使用包含诸如错烧(GeH4)或乙错烧(G62此)和乙棚烧化此)或二氣 化甲氧棚(BF2)的前驱气体的错和棚，在CVD、或速热CVD(RT-CVD)、或低压CVD化P-CVD)、或 超高真空CVD(UHV-CVD)、或气源分子束外延(GS-MBE)设备中执行沉积206。在一些运种实施 例中，例如，可W存在诸如氨气、氮气或惰性气体的载运气体(例如，W载运气体1-5 %的浓 度稀释前驱气体）。也可W存在蚀刻剂气体，例如基于面素的气体，诸如氯化氨化Cl)、氯 (C1)、或漠化氨化化）。错W及棚渗杂错的基础沉积在使用例如300°C到800°C范围（例如 300-500°C)中的沉积溫度，和例如ITorr到760Torr范围中的反应器压力的宽泛条件下也是 可能的。错是天然选择性的，因为它沉积在娃或娃错合金上，不沉积在诸如氧化娃和氮化娃 的其它材料上。如W前注意到的，由于该天然选择性并非完全完美的，小流量的蚀刻剂可W 用于增大沉积的选择性。载体和蚀刻剂中的每一个都可W具有10到300SCCM范围中的流速 (通常，需要不大于100SCCM的流速，但一些实施例可能需要更高的流速）。在一个特定的示 例性实施例中，使用在氨气中稀释为1 %浓度的GeH4，并W100到1000SCCM范围的流速执行 沉积206。对于棚的原位渗杂，可W使用稀释的B2化(例如，B2此可W在肥中稀释为3 %浓度， 并且流速范围为100至化00SCCM)。在一些运种特定的示例性情况下，W例如10到100SCCM范 围的流速添加 HCl或C12的蚀刻剂，W增大沉积的选择性。
[0062] 如根据本公开内容会理解的，可W根据需要改变沉积棚渗杂错层317/319的选择 性。例如在一些情况下，仅在源极/漏极区318/320或一部分源极/漏极区318/320上(而不是 跨越整个结构）沉积棚渗杂错层317/319。许多掩蔽/构图技术可W用于选择性沉积层317/ 319。此外，其他实施例可W得益于覆盖例如多晶栅极区或接地接头区的层317/319。如根据 本公开内容会进一步理解的，根据一些示例性实施例，高错浓度(例如，超过90原子％，并高 达纯错）与高棚浓度(例如，超过沈20cnf3)的组合可W用于在源极和漏极区（及希望得到低 接触电阻的其他区域，诸如接地接头区）中实现明显低得多的接触电阻。此外，如前解释的， 由于棚扩散受到纯错的充分抑制，随后的热退火没有获得任何不利的SCE降级，尽管有接近 沟道的高棚浓度（如果适用的话）。由在接触表面的较高浓度的错还实现了势垒高度的降 低。在一些示例性实施例中，超过95原子％并高达纯错（100原子％)的错浓度可W用于实现 运种益处。
[0063] 进一步参考图2,在提供了棚渗杂错层317/319后，该方法继续进行在层317/319上 沉积208电介质。图3D示出了电介质322与栅极堆叠体的硬掩模306平齐，但其不必如此。可 W用多种方式配置电介质。在一些实施例中，W氧化娃(Si〇2)或其他低-k电介质材料来实 现电介质322。在其他实施例中，W氮化娃(SiN)衬里，之后是一个或多个Si化层，或者氮化 物、氧化物、氧氮化物、碳化物、碳氧化物、或其他适合的电介质材料的任意组合来实现电介 质322。可W称为层间电介质（ILD)的电介质322可W按通常所实施的那样的进行平面化。其 他示例性电介质材料例如包括碳渗杂氧化物(CD0)、诸如八氣环下烧或聚四氣乙締之类的 有机聚合物、氣娃酸盐玻璃(FSG)、和诸如倍半硅氧烷、硅氧烷或有机娃酸盐玻璃之类的有 机娃酸盐。在一些示例性结构中，ILD层可W包括小孔或其他孔隙，W进一步减小其介电常 数。
[0064] 接下来，在使用了置换金属栅极(RMG)工艺的本发明的一些实施例中，并如图3E最 佳示出的，该方法可W进一步包括使用如传统所实施的那样的蚀刻工艺来去除栅极堆叠体 (包括高-k栅极电介质层302、牺牲栅极电极304和硬掩膜层306)。在替换的实施方式中，仅 去除牺牲栅极304和硬掩模层306。图3E示出了根据一个运种实施例的在蚀刻掉栅极堆叠体 时形成的沟槽开口。如果去除栅极电介质层，该方法就可W继续进行在沟槽开口（在图3F中 标记为324)中沉积新的栅极电介质层。在此可W使用如前所述的任何适合的高-k电介质材 料，例如二氧化给。也可W使用相同的沉积工艺。栅极电介质层的置换例如可W用于应对在 干法和湿法蚀刻工艺实施过程中会对原始栅极电介质层造成的任何损害，和/或W高-k或 其他预期的栅极电介质材料来代替低-k或牺牲电介质材料。如图3F进一步示出的，该方法 进一步继续进行将金属栅极电极层326沉积到沟槽中和栅极电介质层324上。传统金属沉积 工艺可W用于形成金属栅极电极层，例如(：￥0、40)古￥0、无电锻覆或电锻。金属栅极电极层 例如可W包括P型功函数金属，例如钉、钮、销、钻、儀，和导电金属氧化物，例如氧化钉。在一 些示例性结构中，可W沉积两个或更多个金属栅极电极层。例如，可W在栅极沟槽中沉积功 函数金属，之后是诸如侣或银的适合的金属栅极电极填料金属。
[0065] 进一步参考图2,在层317/319上提供了电介质层322(和任何所希望的RMG工艺） 后，该方法继续进行蚀刻210W形成源极/漏极接触沟槽。可W使用任何适合的干法和/或湿 法蚀刻工艺。图3G示出了根据一个示例性实施例的在完成蚀刻后的源极/漏极接触沟槽。该 方法继续进行沉积212接触电阻减小金属和退火，W形成娃化物/错化物，随后沉积214源 极/漏极接触插塞。图3H示出了接触部金属325/327,在一些实施例中，其包括娃化物/错化 物，尽管其他实施例可W包括额外的层(例如，粘附层）。图31示出了接触插塞金属329/331， 在一些实施例中，其包括侣，尽管使用常规沉积工艺任何适合的导电接触部金属或合金也 可W用于接触插塞329/331，诸如银、儀-销或儀-侣或儀与侣的其他合金、或铁。例如可W借 助W儀、侣、儀-销或儀-侣或儀和侣的其他合金、或者进行或没有进行错的预先非晶化注入 的铁进行的用W形成低电阻错化物的娃化来实现源极和漏极接触部的错化物/金属化212。 棚渗杂错层317/319允许金属-错化物形成(例如，儀-错）。错化物允许比传统金属娃化物系 统低得多的肖特基势垒高度及改善的接触电阻（包括RexO。例如，传统晶体管通常使用源 极/漏极SiGe外延工艺，其中错浓度在30-40原子％范围中。受到外延/娃化物分界面电阻的 限制，运种传统系统呈现了约1400hm*um的Rext值，其较高并且将来会阻碍栅极间距缩放。本 发明的一些实施例允许PMOS器件中Rext的相当大的改善(例如，约2倍的改善或更佳，例如约 700hm*um的Rext),运可W更好地支持PMOS器件缩放。因此，具有W根据本发明实施例的棚渗 杂错帽层317/319配置的源极/漏极的晶体管可W呈现出小于1000hm*um的Rext值，在一些情 况下小于900hm*um，在一些情况下小于800hm*um，在一些情况下小于7 50hm*um或者更低，其 中在源极/漏极区318/320与接触部金属325/327之间的分界面具有超过化20cm- 3的棚浓度、 超过90原子％并高达或者接近纯错(100原子％ )的错浓度。
[0066] 图4是根据本发明的另一个实施例的用于形成具有低接触电阻的晶体管结构的方 法。图5A到5F示出了根据一些实施例的在实施该方法时形成的示例性结构。总体上，运个方 法类似于参考图2和3A-H所述的方法，除了在沉积电介质322并对其进行蚀刻W形成接触沟 槽之后实施在源极/漏极区上沉积棚渗杂错层317/319W外。因此，该方法包括直接在源极/ 漏极区318/320上沉积406电介质322,随后继续进行蚀刻408, W形成源极/漏极接触沟槽， 随后在沟槽中（及直接在源极/漏极区318/320上)选择性沉积410棚渗杂错层317/319,如图 5C到5E最佳示出的。可W使用任何适合的沉积工艺来实施沉积410,诸如选择性外延生长。 一旦提供了层317/319,可W在层317/319的顶上提供接触部金属325/327,如图5F所示。运 个替换的方法提供了相同的改善接触电阻的益处，但在沉积棚渗杂错的位置处更具有选择 性。根据本公开内容，使用掩模/图案化和选择性沉积技术的任何适当的组合，其它运种选 择性沉积工艺会是显而易见的。
[0067] 如会进一步理解的，在前针对方法的类似部分进行的相关论述也同等地适用于 此。具体地，可W如先前参照参考图2在前论述的形成202和定义204论述的那样来实施：形 成402栅极堆叠体和定义404晶体管结构的源极/漏极区。类似地，可W如先前参照参考图2 在前论述的形成212和定义214论述的那样来实施:沉积412接触电阻减小金属和退火，W形 成娃化物/错化物，及随后沉积414源极/漏极接触插塞。
[00側 FinFET结构
[0069] 众所周知，FinFET是围绕半导体材料的薄带(通常称为罐）构造的晶体管。晶体管 包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟 道位于栅极电介质下方罐的外侧上。具体地，电流沿罐的两个侧壁（垂直于衬底表面的侧 面）W及罐的顶部(平行于衬底表面的侧面)流动。因为运种结构的导电沟道的位置基本上 沿着罐的S个不同的外部平面区，运种FinFET设计有时称为S栅极FinFET。其他类型的 FinFET结构也是可用的，诸如所谓的双栅极FinFET,在其中导电沟道的位置主要仅沿着罐 的两个侧壁(而不沿罐的顶部）。
[0070] 图6示出了根据本发明的一个实施例配置的示例性=栅极架构的透视图。如图所 示，=栅极器件包括具有半导体主体或罐660(由虚线表示）的衬底600,半导体主体或罐660 从衬底600通过隔离区610、620延伸。在罐660的3个表面上形成栅极电极640W形成3个栅 极。在栅极电极640的顶部上形成硬掩膜690。在栅极电极640的相反侧壁上形成栅极间隔体 670、680。
[0071] 源极区包括外延区631，其形成于凹陷的源极分界面650和一个罐660侧壁上;漏极 区包括外延区631，其形成于凹陷的源极分界面650和相反的罐660侧壁(未示出）上。帽层 641沉积在外延区631上。注意，可W在凹陷的（尖端）区中提供棚帽层641，但在其它实施例 中，仅在源极/漏极区之上（不在凹陷区中）提供棚帽层641。在一个实施例中，隔离区610、 620是使用传统技术形成的浅槽隔离(STI)区，所述传统技术诸如蚀刻衬底600W形成沟槽， 随后将氧化物材料沉积在沟槽上，W形成STI区。隔离区610、620可W由诸如Si化的任何适 合的电介质/绝缘材料制成。先前针对衬底102的论述在此也是同等适用的（例如，衬底800 可W是娃衬底，或SOI衬底，或多层衬底）。
[0072] 如根据本公开内容会理解的，传统工艺和形成技术可W用于制造 FinFET晶体管结 构。但根据本发明的一个示例性实施例，例如可W使用W棚渗杂错覆盖的原位渗杂娃或 SiGe(对于631)来实现外延区631和帽层641的双层结构，在两个双层之间具有可任选的错 和/或棚的分级的缓冲部。如前解释的，运种缓冲部可W用于从与外延区631相容的基准级 别错/棚浓度过渡到棚渗杂错帽层641。可替换地，可W直接在外延区631和/或帽层641中而 不是在居间的分级缓冲部布置中实现错和/或棚浓度分级。如会进一步理解的，注意到=栅 极结构的可替换方式是双栅极架构，其包括在罐660顶部上的电介质/隔离层。
[0073] 图7示出了分批图，该分批图示出根据本发明实施例配置的晶体管结构和没有配 置帽层的标准晶体管结构的接触电阻。与超过0.18的高电阻值相关的晶体管结构全部W标 准SiGe合金抬高的PMOS源极/漏极区实现，所述PMOS源极/漏极区具有直接沉积在其上的接 触部金属。根据本发明的多个实施例，类似地实现全部与0.107及更低的电阻值相关的晶体 管结构，但增加了在源极/漏极区与接触部金属之间的棚渗杂错帽层。表1示出了由对具有 或不具有本文所述的棚渗杂错帽层的示例性结构的测试得到的原始数据分位数。 「007/11 L0075J 表 1
[0076] 可W看出，运个示例性批次实际显示了对传统晶体管结构的约S到六倍(3X到6X) 的接触电阻的改善(减小）。单位是Ohm/任意区。
[0077] 根据本公开内容，通过使用根据本发明的实施例的棚渗杂错帽层而实现的其它改 进会是显而易见的。具体地，根据本发明的一些示例性实施例，所得到的错化物材料和肖特 基势垒高度改进相对于传统SiGe源极/漏极PMOS器件实现了大于2倍的Rext的改善。众所周 知，肖特基势垒高度是横跨半导体-金属结的电传导的势垒。肖特基势垒高度的量值反应了 金属的费米能级的势能与横跨半导体-金属分界面的半导体的多数载流子能带边缘的不匹 配。对于P型半导体-金属分界面，肖特基势垒高度是金属费米能级与半导体的价带最大值 之间的差。
[007引示例性系统
[0079]图8示出了根据本发明的一个实施例配置的计算设备1000。如图所示，计算设备 1000容纳母板1002。母板1002可W包括多个部件，包括但不限于处理器1004和至少一个通 信忍片1006,其每一个都可W物理和电气禪合到母板1002,或者集成于其中。会理解，母板 1002例如可W是任何印刷电路板，不论是主板还是安装在主板上的子板或者设备1000的唯 一的板等。根据其应用，计算设备1000可W包括一个或多个其他部件，其可W也可W不物理 和电气禪合到母板1002。运些其他部件可W包括，但不限于，易失性存储器(例如，DRAM)、非 易失性存储器(例如，ROM)、图形处理器、数字信号处理器、加密处理器、忍片组、天线、显示 器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全 球定位系统(GPS)设备、罗盘、加速度计、巧螺仪、扬声器、照相机、和大容量存储设备(例如 硬盘驱动器、压缩盘(CD)、数字多功能盘化VD)等等）。包括在计算设备1000中的任何部件都 可W包括本文所述的一个或多个晶体管结构。在一些实施例中，多个功能可W集成到一个 或多个忍片中（例如，注意通信忍片1006可W是处理器1004的一部分，或者集成到处理器 1004中）。
[0080] 通信忍片1006实现了无线通信，用于往来于计算设备1000传递数据。术语"无线" 及其衍生词可W用于描述电路、设备、系统、方法、技术、通信信道等，其可W借助使用通过 非固态介质的调制的电磁波福射来传送数据。该术语并非暗示相关设备不包含任何线路， 尽管在一些实施例中可W没有线路。通信忍片1006可W执行许多无线标准或协议中的任意 无线标准或协议，包括但不限于Wi-Fi (IE趾802.11族）、WiMAX( IE趾802.16族）、IE趾 80 2.20、长期演进化 TE )、Ev-DO、HSPA+、HSDPA+、服 UPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、 蓝牙、其衍生物，W及指定作为3G、4G、5G及更高代的任何其他无线协议。计算设备1000可W 包括多个通信忍片1006。例如，第一通信忍片1006可W专用于较短距离无线通信，诸如Wi-Fi和蓝牙，第二通信忍片1006可W专用于较长距离无线通信，诸如GPS、抓GE、GPRS、CDMA、 WiMAX、LTE、Ev-DO 及其他。
[0081] 计算设备1000的处理器1004包括封装在处理器1004内的集成电路管忍。在本发明 的一些实施例中，处理器的集成电路管忍包括板载非易失性存储器或高速缓存、和/或可通 信地禪合到片外存储器，它是W本文所述的一个或多个晶体管结构实现的。术语"处理器" 可W指代任何设备或设备的部分，所述设备或设备的部分处理例如来自寄存器和/或存储 器的电子数据，W将该电子数据转换为可W存储在寄存器和/或存储器中的其他电子数据。
[0082] 通信忍片1006还可W包括封装在通信忍片1006内的集成电路管忍。根据一些运种 示例性实施例，通信忍片的集成电路管忍包括W本文所述的一个或多个晶体管结构实现的 一个或多个器件。根据本公开内容会理解，注意多标准无线功能可W直接集成在处理器 1004中（例如，任何忍片1006的功能都集成到处理器1004中，而不是具有分离的通信忍片）。 此外注意，处理器1004可W是具有运种无线功能的忍片组。简而言之，可W使用许多处理器 1004和/或通信忍片1006。类似地，任意一个忍片或忍片组都可W具有集成在其中的多个功 能。
[0083] 在多个实施方式中，计算设备1000可W是膝上型电脑、上网本、笔记本电脑、智能 电话、平板电脑、个人数字助理(PDA)、超便携移动PC、移动电话、台式计算机、服务器、打印 机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字视频录 像机。在进一步的实施方式中，设备1000可W是处理数据或使用晶体管的任何其他电子设 备。
[0084] 根据本公开内容许多实施例将是显而易见的，本文所述的特征可W组合到许多结 构中。本发明的一个示例性实施例提供了一种晶体管器件。该器件包括具有沟道区的衬底 和在沟道区上的栅极电极。在栅极电极与沟道区之间提供了栅极电介质层，在衬底中并与 沟道区相邻地提供了源极和漏极区。器件进一步包括在源极和漏极区的至少一部分上的棚 渗杂错层。运个棚渗杂错层包括超过90原子％的错浓度和超过lE20cnf 3的棚浓度。器件进一 步包括在棚渗杂错层上的金属-错化物源极和漏极接触部。在一个运种实例中，器件是平面 或FinFET晶体管中的一个。在另一个示例性情况下，器件包括PMOS晶体管。在另一个示例性 情况下，器件进一步包括层间电介质。在另一个示例性情况下，器件进一步包括在衬底与源 极和漏极区之间的分级的缓冲部，和/或在源极和漏极区与棚渗杂错层之间的分级的缓冲 部。在一个运种情况下，在源极和漏极区与棚渗杂错层之间的分级的缓冲部具有从与源极 和漏极区相容的基准级别浓度到超过95原子％的高浓度分级的错浓度。在一个运种特定的 示例性情况下，高浓度反映纯错。在另一个示例性情况下，在源极和漏极区与棚渗杂错层之 间的分级的缓冲部具有从与源极和漏极区相容的基准级别浓度到超过lE20cnf 3的高浓度分 级的棚浓度。在另一个示例性情况下，棚渗杂错层具有错和棚中至少一个的分级的浓度。在 另一个示例性情况下，源极和漏极区包括娃错，其具有从与衬底相容的基准级别浓度到超 过50原子％的高浓度分级的错浓度，棚渗杂错层具有超过95原子％的错浓度。在另一个示 例性情况下，源极和漏极区包括棚渗杂娃错，其具有从与衬底相容的基准级别浓度到超过 lE20cnf3的高浓度分级的棚浓度。在另一个示例性情况下，源极和漏极区包括娃或娃错，器 件进一步包括在源极和漏极区与棚渗杂错层之间的缓冲部，缓冲部具有从与源极和漏极区 相容的基准级别浓度到超过50原子％的高浓度分级的错浓度，和从与源极和漏极区相容的 基准级别浓度到超过化20cnf 3的高浓度分级的棚浓度。在另一个示例性情况下，棚渗杂错层 包括超过98原子％的错浓度，和超过2E20cnf 3的棚浓度。另一个实施例提供了一种电子设 备，其包括具有一个或多个集成电路的印刷电路板，其中，所述一个或多个集成电路中的至 少一个包括如在该段落中不同定义的一个或多个晶体管器件。在一个运种情况下，所述一 个或多个集成电路包括至少一个通信忍片和/或处理器，至少一个通信忍片和/或处理器包 括所述一个或多个晶体管器件。在另一个运种情况下，设备是计算设备(例如，移动电话或 智能电话、膝上型电脑、平板电脑等）。
[0085]本发明的另一个实施例提供了一种晶体管器件。在运个示例性情况下，该器件包 括具有沟道区的衬底和在沟道区上方的栅极电极，其中，在栅极电极与沟道区之间提供了 栅极电介质层，在栅极电极的侧面上提供了间隔体。器件进一步包括在衬底中并与沟道区 相邻的源极和漏极区，源极与漏极区中的每一个都包括尖端区，其在栅极电介质层和/或对 应的一个间隔体下方延伸。器件进一步包括在源极和漏极区的至少一部分上的棚渗杂错 层，并包括超过95原子％的错浓度和超过沈20cnf 3的棚浓度。器件进一步包括在棚渗杂错层 上的金属-错化物源极和漏极接触部。器件是平面或FinFET晶体管之一。在一个运种示例性 情况下，器件进一步包括在源极和漏极区与棚渗杂错层之间的缓冲部，其中，缓冲部具有从 与源极和漏极区相容的基准级别浓度到超过95原子％的高浓度分级的错浓度，和从与源极 和漏极区相容的基准级别浓度到超过沈20cnf 3的高浓度分级的棚浓度。在另一个示例性情 况下，棚渗杂错层具有错和棚至少其中之一的分级的浓度。在另一个示例性情况下，源极和 漏极区包括娃错，其具有从与衬底相容的基准级别浓度到超过50原子％的高浓度分级的错 浓度，棚渗杂错层具有超过98原子％的错浓度。在另一个示例性情况下，源极和漏极区具有 从与衬底相容的基准级别浓度到超过沈20cnf3的高浓度分级的棚浓度。在另一个示例性情 况下，源极和漏极区包括娃错，其具有固定的错浓度，器件进一步包括在源极和漏极区与棚 渗杂错层之间的缓冲部，其中，缓冲部具有从与源极和漏极区相容的基准级别浓度到超过 50原子％的高浓度分级的错浓度，和从与源极和漏极区相容的基准级别浓度到超过 2E20cnf 3的高浓度分级的棚浓度，缓冲部具有小于100埃的厚度。另一个实施例提供了一种 计算设备(例如，台式计算机或便携式计算机等），其包括具有通信忍片和/或处理器的印刷 电路板，其中，至少一个通信忍片和/或处理器包括如在该段落中不同定义的一个或多个晶 体管器件。
[0086] 本发明的另一个实施例提供了一种用于形成晶体管器件的方法。该方法包括提供 具有沟道区的衬底，及在沟道区上提供栅极电极，其中，在栅极电极与沟道区之间提供了栅 极电介质层。该方法继续，在衬底中并与沟道区相邻地提供源极和漏极区，在源极与漏极区 的至少一部分上提供棚渗杂错层。棚渗杂错层包括超过90原子％的错浓度和超过化20cnf3 的棚浓度。该方法继续，在棚渗杂错层上提供金属-错化物源极和漏极接触部。在一些示例 性的运种情况下，该方法进一步包括在衬底与源极和漏极区之间提供分级的缓冲部，和/或 在源极和漏极区与棚渗杂错层之间提供分级的缓冲部，在另一个示例性情况下，棚渗杂错 层具有错和棚的至少其中之一的分级的浓度(其可W与或不与分级的缓冲部一起使用）。例 如，运个方法可W用于诸如计算设备的任何电子设备的制造中。
[0087] 出于图示和说明的目的提供了对本发明的示例性实施例的前述说明。其并非旨在 是穷举性的或将本发明限制于所公开的准确形式。根据本公开内容，许多修改和变化是可 能的。其意图是本发明的范围不局限于该【具体实施方式】部分，而是由所附的权利要求限定。
【主权项】
1. 一种晶体管器件，包括： 具有沟道区的衬底； 与所述沟道区相邻的源极区和漏极区；以及 在所述源极区和所述漏极区的至少一部分上的硼掺杂锗层，所述硼掺杂锗层具有超过 90原子％的锗浓度和超过lE20cnf3的硼浓度。2. 根据权利要求1所述的器件，其中，所述器件是平面晶体管或FinFET晶体管中的一 种。3. 根据权利要求1所述的器件，其中，所述器件包括PMOS晶体管。4. 根据权利要求1所述的器件，进一步包括以下的至少一个： 位于所述沟道区上方的栅极电极，其中，在所述栅极电极与所述沟道区之间提供了栅 极电介质层； 在所述硼掺杂锗层上的第一金属-锗化物接触部和第二金属-锗化物接触部，所述第一 金属-锗化物接触部和所述第二金属-锗化物接触部分别位于所述源极区和所述漏极区中 的对应的一个之上；以及 层间电介质。5. 根据权利要求1所述的器件，进一步包括以下的至少一个： 在所述衬底与所述源极区和所述漏极区之间的分级的缓冲部；以及 在所述源极区和所述漏极区中的至少一个与所述硼掺杂锗层之间的分级的缓冲部。6. 根据权利要求5所述的器件，其中，在所述源极区和所述漏极区中的至少一个与所述 硼掺杂锗层之间的分级的缓冲部的锗浓度被分级为从与所述源极区和所述漏极区相容的 基准级别浓度到超过95原子％的高浓度。7. 根据权利要求6所述的器件，其中所述高浓度反映纯锗。8. 根据权利要求5所述的器件，其中，在所述源极区和所述漏极区中的至少一个与所述 硼掺杂锗层之间的分级的缓冲部的硼浓度被分级为从与所述源极区和所述漏极区相容的 基准级别浓度到超过lE20cnf 3的高浓度。9. 根据权利要求1所述的器件，其中，所述硼掺杂锗层具有锗和硼中的至少一个的分级 的浓度。10. 根据权利要求9所述的器件，其中，所述硼掺杂锗层的锗浓度被分级为从与所述衬 底相容的基准级别浓度到超过90原子％的高浓度。11. 根据权利要求9所述的器件，其中，所述硼掺杂锗层的硼浓度被分级为从与所述衬 底相容的基准级别浓度到超过lE20cnf3的高浓度。12. 根据权利要求1所述的器件，其中，所述源极区和所述漏极区包括硅或硅锗，并且所 述器件进一步包括在所述源极区和所述漏极区与所述硼掺杂锗层之间的缓冲部，所述缓冲 部的锗浓度被分级为从与所述源极区和所述漏极区相容的基准级别浓度到超过50原子％ 的高浓度，所述缓冲部的硼浓度被分级为从与所述源极区和所述漏极区相容的基准级别浓 度到超过lE20cnf 3的高浓度。13. 根据权利要求1所述的器件，其中，所述硼掺杂锗层具有超过98原子％的锗浓度和 超过2E20cnf3的硼浓度。14. 一种电子设备，包括： 印刷电路板，其具有一个或多个集成电路，其中，所述一个或多个集成电路中的至少一 个集成电路包括一个或多个根据权利要求1所述的晶体管器件。15. -种晶体管器件，包括： 具有沟道区的衬底； 在所述沟道区上方的栅极电极，其中，在所述栅极电极与所述沟道区之间提供了栅极 电介质层，在所述栅极电极的侧面上提供了间隔体； 与所述沟道区相邻的源极区和漏极区，所述源极区和所述漏极区中的每一个都包括尖 端区，所述尖端区在所述栅极电介质层和/或对应的一个所述间隔体下方延伸； 在所述源极区和所述漏极区的至少一部分上的硼掺杂锗层，所述硼掺杂锗层具有超过 95原子％的锗浓度和超过2E20cnf3的硼浓度；以及 在所述硼掺杂锗层上的第一金属-锗化物接触部和第二金属-锗化物接触部，所述第一 金属-锗化物接触部和所述第二金属-锗化物接触部分别位于所述源极区和所述漏极区中 的对应的一个之上； 其中，所述器件是平面晶体管或FinFET晶体管中的一种。16. 根据权利要求15所述的器件，其中，所述硼掺杂锗层具有锗和硼中的至少一个的分 级的浓度。17. 根据权利要求16所述的器件，其中，所述硼掺杂锗层的锗浓度被分级为从与所述衬 底相容的基准级别浓度到超过90原子％的高浓度。18. 根据权利要求16所述的器件，其中，所述硼掺杂锗层的硼浓度被分级为从与所述衬 底相容的基准级别浓度到超过lE20cnf 3的高浓度。19. 一种用于形成晶体管器件的方法，包括： 提供具有沟道区的衬底； 在所述沟道区上方提供栅极电极，其中，在所述栅极电极与所述沟道区之间提供了栅 极电介质层； 与所述沟道区相邻地提供源极区和漏极区； 在所述源极区和所述漏极区中的至少一部分上提供硼掺杂锗层，所述硼掺杂锗层具有 超过90原子％的锗浓度和超过lE20cnf3的硼浓度； 在所述硼掺杂锗层上且在所述源极区之上提供第一金属-锗化物接触部；以及 在所述硼掺杂锗层上且在所述漏极区之上提供第二金属-锗化物接触部。20. 根据权利要求19所述的方法，其中，所述硼掺杂锗层具有锗和硼中的至少一个的分 级的浓度。
【文档编号】H01L29/78GK105826390SQ201610313170
【公开日】2016年8月3日
【申请日】2011年9月30日
【发明人】G·A·格拉斯, A·S·默西, T·加尼
【申请人】英特尔公司