导电桥接随机存储器的形成方法
【专利摘要】一种导电桥接随机存储器的形成方法，包括：提供下电极层以及第一介质层；在第一介质层内形成暴露出下电极层表面的开口；在第一介质层表面以及开口内沉积第二介质膜，且位于开口中的第二介质膜内形成有孔隙；回刻蚀第二介质膜，直至孔隙下方的部分下电极层表面被暴露出来，形成位于开口侧壁表面和底部表面的第二介质层，且位于开口底部表面的第二介质层内形成有暴露出部分下电极层表面的沟槽；形成覆盖于第二介质层表面、第一介质层表面、以及沟槽底部和侧壁表面的固态电解质层；形成覆盖于固态电解质层表面的上电极层。本发明能够获得小尺寸的导电桥接存储器，且未受到光刻工艺极限的影响，满足半导体结构小型化微型化的发展趋势。
【专利说明】
导电桥接随机存储器的形成方法
技术领域
[0001]本发明涉及半导体制作领域技术，特别涉及一种导电桥接随机存储器的形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑晶体管、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。
[0003]当前，开发成本低、速度快、存储密度高、制造简单、且与当前的互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)集成电路工艺兼容性好的新型存储器技术受到广泛关注。其中，随机存储器(RAM，Random Access Memory)是计算机存储器中最为人熟知的一种，需要知道任一个存储单元在记忆行和记忆列的地址，即可以访问该存储单元。根据随机存储器的工作原理的不同，随机存储器大致可以分为以下几种:电阻式随机存储器(RRAM)、相变式随机存储器(PCRAM，Phase-Change RRAM)、导电桥接随机存储器(CBRAM，Conductive Bridging RAM)、铁电式随机存储器(FRAM，Ferroelectric RAM)。
[0004]与RRAM、PCRAM、FRAM相比，CBRAM具有速度更快、功耗更低、尺寸更小、工作电压更低的电学性能优势，且CBRAM更易于逻辑器件的工艺相兼容，为此CBRAM在存储器领域具有非常乐观的前景。
[0005]然而，随着半导体结构尺寸的不断减小，现有技术形成的CBRAM受到光刻工艺极限的限制，且形成CBRAM的工艺较为复杂，导致形成的CBRAM精确度有待提高。
【发明内容】
[0006]本发明解决的问题是现有技术形成的CBRAM结构尺寸大且制作成本高。
[0007]为解决上述问题，本发明提供一种导电桥接随机存储器的形成方法，包括:提供下电极层以及覆盖于所述下电极层表面的第一介质层；在所述第一介质层内形成暴露出下电极层表面的开口 ；在所述第一介质层表面以及开口内沉积第二介质膜，且位于开口中的第二介质膜内形成有孔隙；回刻蚀所述第二介质膜，直至所述孔隙下方的部分下电极层表面被暴露出来，形成位于开口侧壁表面和底部表面的第二介质层，且位于开口底部表面的第二介质层内形成有暴露出部分下电极层表面的沟槽；形成覆盖于所述第二介质层表面、第一介质层表面、以及沟槽底部和侧壁表面的固态电解质层；形成覆盖于所述固态电解质层表面的上电极层。
[0008]可选的，在平行于所述下电极层顶部表面方向上，所述沟槽的尺寸小于或等于所述孔隙的最大尺寸。
[0009]可选的，所述沟槽仅暴露出位于所述孔隙正下方的下电极层表面。
[0010]可选的，在平行于所述下电极层顶部表面方向上，所述沟槽长度尺寸为I纳米至10纳米，所述沟槽宽度尺寸为I纳米至10纳米。
[0011 ] 可选的，所述开口包括相互贯穿的第一开口以及第二开口，其中，所述第一开口位于第二开口上方，且所述第一开口的尺寸小于第二开口的尺寸。
[0012]可选的，所述第二开口尺寸与第一开口尺寸之差为I纳米至100纳米。
[0013]可选的，所述第一介质层包括底层介质层以及位于底层介质层表面的顶层介质层，且底层介质层与顶层介质层的材料不同，其中，所述第一开口位于顶层介质层内，所述第二开口位于底层介质层内。
[0014]可选的，在回刻蚀所述第二介质膜的过程中，刻蚀去除所述顶层介质层。
[0015]可选的，所述底层介质层的厚度为50纳米至500纳米；所述顶层介质层的厚度为10纳米至100纳米。
[0016]可选的，形成所述开口的工艺步骤包括:在所述第一介质层表面形成图形化的掩膜层，以所述图形化的掩膜层为掩膜，刻蚀所述第一介质层直至暴露出下电极层表面，在所述第一介质层内形成初始开口 ；回刻蚀所述初始开口侧壁暴露出的底层介质层，在所述底层介质层内形成第二开口，在所述顶层介质层内形成第一开口。
[0017]可选的，采用湿法刻蚀工艺，回刻蚀所述初始开口侧壁暴露出的底层介质层。
[0018]可选的，所述底层介质层的材料为氧化硅；所述顶层介质层的材料为氮化硅；所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
[0019]可选的，所述底层介质层的材料为氮化硅；所述顶层介质层的材料为氧化硅；所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。
[0020]可选的，所述第二介质膜的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或非晶碳；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二介质膜。
[0021]可选的，采用干法刻蚀工艺回刻蚀所述第二介质膜。
[0022]可选的，所述第二介质膜的材料为氮化硅时，所述干法刻蚀工艺的工艺参数为:刻蚀气体包括含氟气体和氧气，刻蚀气体流量为20sccm至200sccm，提供源功率为200瓦至2000瓦，腔室压强为5毫托至50毫托，腔室温度为20摄氏度至80摄氏度。
[0023]可选的，还包括:提供底层金属层，且所述下电极层与底层金属层电连接。
[0024]可选的，还包括:提供位于所述底层金属层侧壁表面和顶部表面的第二介质层，其中，所述第二介质层内形成有暴露出底层金属层顶部表面的通孔，且所述下电极层位于第二介质层顶部表面、通孔的底部表面和侧壁表面；所述第一介质层还填充满所述通孔。
[0025]可选的，所述下电极层的材料为铂、钨、镍或氮化钛；所述固态电解质层的材料为锗锡化合物、锗硫化合物、硫化银、硫化铜、氧化钽、氧化钨、氧化硅或氧化铝；所述上电极材料层的材料为银、铜或铜碲锗。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明提供的导电桥接随机存储器的形成方法中，在第一介质内形成暴露出下电极层表面的开口后，在开口内沉积第二介质膜，且位于开口中的第二介质膜内形成有孔隙，所述孔隙的尺寸小于开口的尺寸，因此本发明中孔隙的尺寸能够小于光刻最小特征尺寸，而不会受到光刻工艺极限的限制。然后回刻蚀第二介质膜，直至孔隙下方的部分下电极层表面被暴露出，形成位于开侧壁表面和底部表面的第二介质层，且位于开口底部的第二介质层内形成有暴露出部分下电极层表面的沟槽。由于沟槽是刻蚀孔隙下方的第二介质膜形成的，因此沟槽的尺寸小于等于孔隙的最大尺寸，相应的本发明形成的沟槽也将具有较小的尺寸，且沟槽尺寸不会受到光刻工艺极限的限制。最后在第一介质层表面、沟槽底部和侧壁表面形成固态电解层，在固态电解质层表面形成上电极层。因此本发明形成的导电桥接随机存储器尺寸很小，受到光刻工艺极限的限制小，满足半导体结构小型化微型化的发展趋势。
[0028]同时，由于沟槽并非采用光刻工艺形成的，避免了小尺寸图形的光刻工艺带来的成本高的问题，使得本发明形成的导电桥接随机存储器的生产成本低。
[0029]进一步，本发明中开口包括相互贯穿的第一开口以及第二开口，其中，所述第一开口位于第二开口上方，且所述第一开口的尺寸小于第二开口的尺寸，因此在形成第二介质膜过程中开口顶部区域更容易发生闭合，提高形成孔隙的概率，防止孔隙的尺寸过小。
[0030]更进一步，所述第二开口尺寸与第一开口尺寸之差为I纳米至100纳米，使得向开口内填充第二介质膜时，能够避免形成第二介质膜时开口顶部区域过早发生闭合，从而防止孔隙的尺寸过大；同时还能够避免形成第二介质膜时开口顶部区域过晚发生闭合，从而防止孔隙的尺寸过小。
【附图说明】
[0031]图1至图3为本发明一实施例形成导电桥接随机存储器过程的剖面结构示意图；
[0032]图4至图13为本发明另一实施例提供的形成导电桥接随机存储器过程的剖面结构示意图。
【具体实施方式】
[0033]由【背景技术】可知，现有技术形成的CBRAM受到光刻工艺极限的限制，且形成CBRAM的工艺较为复杂成本较高，形成的CBRAM的尺寸较大。
[0034]为了满足半导体结构尺寸不断减小的趋势，在一个实施例中，形成导电桥接随机存储器包括以下步骤:
[0035]参考图1，图1为一剖面结构示意图，提供基底100以及位于基底100表面的下电极层103 ;在所述下电极层103表面形成第二介质层104 ;在所述第二介质层104表面形成具有第二开口 106的光刻胶层105。
[0036]参考图2，以所述光刻胶层105 (参考图1)为掩膜，沿第二开口 106 (参考图1)刻蚀所述第二介质层104，形成暴露出下电极层103表面的第三开口 116。
[0037]参考图3，形成覆盖于所述第二介质层104表面、第三开口 116 (参考图2)底部和侧壁表面的固态电解质层107 ;形成覆盖于所述固态电解质层107表面的上电极层108。
[0038]采用上述方法形成的导电随机存储器，具有较小的结构尺寸。然而，由于具有第二开口 106的光刻胶层105会受到光刻工艺极限的限制，导致第三开口 116的尺寸只能达到光刻最小特征尺寸，而难以获得更小尺寸的第三开口 116，例如难以获得亚光刻尺寸(sub-lithographic)的第三开口 116。并且，随着需要形成的第三开口 116的尺寸不断减小，受到光学邻近效应(OPE，optical proximity effect)的影响，形成的图形化的光刻胶层105的形貌精确度和位置精确度变差，进而影响形成的导电桥接随机存储器的电学性會K。
[0039]并且，当半导体结构尺寸越小时，形成所述图形化的光刻胶层105所需的成本越尚O
[0040]经研究发现，当在一开口内沉积膜层时，通常由于开口顶部附近区域的膜层沉积速率非常快，造成开口顶部过早的闭合，从而在开口中的膜层内形成孔隙(keyhole)。一般的，所述孔隙会对半导体结构造成不良影响。进一步研究发现，所述孔隙的尺寸很小，小于光刻工艺的光刻最小特征尺寸；若能够利用所述孔隙来形成导电桥接随机存储器，则能够形成结构尺寸更小的导电桥接随机存储器。
[0041]为此，本发明提供一种导电桥接随机存储器的形成方法，提供下电极层以及覆盖于所述下电极层表面的第一介质层；在所述第一介质层内形成暴露出下电极层表面的开口 ；在所述第一介质层表面以及开口内沉积第二介质膜，且位于开口中的第二介质膜内形成有孔隙；回刻蚀所述第二介质膜，直至所述孔隙下方的部分下电极层表面被暴露出来，形成位于开口侧壁表面和底部表面的第二介质层，且位于开口底部表面的第二介质层内形成有暴露出部分下电极层表面的沟槽；形成覆盖于所述第二介质层表面、第一介质层表面、以及沟槽底部和侧壁表面的固态电解质层；形成覆盖于所述固态电解质层表面的上电极层。本发明的沟槽为利用孔隙形成的，所述孔隙的尺寸很小且未受到光刻工艺的极限，因此本发明可以形成尺寸很小的沟槽，从而使得形成的导电桥随机存储器的尺寸很小，满足半导体结构小型化微型化的发展趋势。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]图4至图13为本发明另一实施例提供的导电桥接随机存储器形成过程的结构示意图。
[0044]参考图4，图4为立体结构示意图，提供底层金属层201，所述底层金属层201顶部表面和侧壁表面形成有第二介质层202。
[0045]所述底层金属层201与后续形成的下电极层电连接，从而使得形成的导电桥接随机存储器通过底层金属层201与其他器件电连接。
[0046]所述底层金属层201的材料包括铜、铝或钨，本实施例以底层金属层201的材料为铜为例。
[0047]所述第二介质层202能够防止后续形成的下电极层与其他区域发生不必要的电连接。所述第二介质层202的材料为氧化硅、氮化硅或氮氧化硅，本实施例以第二介质层202的材料为氧化硅为例。
[0048]参考图5及图6，图5为立体结构示意图，图6为图5沿切割线AAl方向的剖面结构示意图，在所述第二介质层202内形成暴露出底层金属层201顶部表面的通孔203。
[0049]在一个实施例中，形成所述通孔203的工艺步骤包括:在所述第二介质层202表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第二介质层202直至暴露出底层金属层201顶部表面，形成所述通孔203 ;去除所述图形化的光刻胶层。
[0050]在没有特别说明的前提下，后续工艺提供的附图均是在图6基础上形成的。
[0051]参考图7，形成位于第二介质层202顶部表面、通孔203 (参考图5)的底部表面和侧壁表面的下电极层204。
[0052]所述下电极层204作为导电桥接随机存储器的下电极，且所述下电极层204与底层金属层201电连接。
[0053]所述下电极层204的材料为Pt、W、TiN或Ni ;采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述下电极层204。
[0054]本实施例中，所述下电极层204的材料为TiN，下电极层204的厚度为10埃至50埃。
[0055]本实施例形成的下电极层204除位于通孔203底部表面和侧壁表面外，还覆盖于整个第二介质层202表面。在其他实施例中，也可以刻蚀去除部分第二介质层202表面的下电极层204，防止下电极层204与不期望区域电连接。
[0056]参考图8，在所述下电极层204表面形成第一介质层。
[0057]本实施例中，所述第一介质层包括底层介质层205以及位于底层介质层205表面的顶层介质层206，且所述底层介质层205的材料与顶层介质层206的材料不同。其好处在于:
[0058]后续会刻蚀第一介质层形成暴露出下电极层204表面的开口，所述开口包括位于顶层介质层206内的第一开口，位于底层介质层205内的第二开口，且第一开口和第二开口相互贯穿；由于本实施例中底层介质层205和顶层介质层206的材料不同，贝Ij有利于形成尺寸较大的第二开口以及尺寸相对较小的第一开口 ；当后续在开口内填充第二介质膜，由于第一开口的尺寸小于第二开口的尺寸，使得在形成第二介质膜的过程中开口顶部区域更容易发生闭合，从而能够使形成的孔隙的质量更好，提高形成孔隙的概率，防止形成的孔隙的尺寸过小。
[0059]在一个实施例中，所述底层介质层205的材料为氧化娃，所述顶层介质层206的材料为氮化硅；在另一实施例中，所述底层介质层205的材料为氮化硅，所述顶层介质层206的材料为氧化硅。
[0060]若顶层介质层206的厚度过薄，则后续形成第二介质膜过程中开口顶部区域闭合所需的时间过长，容易造成开口内第二介质膜中的孔隙尺寸过小；若顶层介质层206的厚度过厚，则后续形成第二介质膜过程中开口顶部区域会过早发生闭合，容易造成开口内第二介质膜中的孔隙尺寸过大。
[0061]为此，本实施例中，所述底层介质层205的厚度为50纳米至500纳米埃，所述顶层介质层206的厚度为10纳米至100纳米。
[0062]在一个具体实施例中，所述底层介质层205的厚度为顶层介质层206的厚度的3倍至10倍。
[0063]本实施例以第一介质层为双层结构为例，在其他实施例中，所述第一介质层可以为单层结构或多于2层的叠层结构。
[0064]参考图9，在所述第一介质层表面形成图形化的掩膜层，以所述图形化的掩膜层为掩膜，刻蚀所述第一介质层直至暴露出下电极层204表面，在所述第一介质层内形成初始开口 207。
[0065]本实施例中，采用干法刻蚀工艺，刻蚀所述顶层介质层206以及底层介质层205，形成所述初始开口 207。
[0066]所述图形化的掩膜层的材料为光刻胶材料或其他硬掩膜材料。本实施例以所述图形化的掩膜层的材料为光刻胶材料为例，相应的，由于图形化的掩膜层是经过光刻工艺形成的，因此本实施例形成的初始开口 207的尺寸将会受到光刻工艺极限的限制，所述初始开口 207的尺寸仅能做到当前光刻工艺能够做到的最小尺寸。
[0067]参考图10，回刻蚀所述初始开口 207 (参考图9)侧壁暴露出的底层介质层205，在所述底层介质层205内形成第二开口 227，在所述顶层介质层206内形成第一开口 217。
[0068]采用湿法刻蚀工艺，回刻蚀所述初始开口 207侧壁暴露出的底层介质层205。由于本实施例中底层介质层205的材料与顶层介质层206的材料不同，因此可以选择对底层介质层205的刻蚀速率远大于对顶层介质层206的刻蚀速率的刻蚀液体，回刻蚀去除部分宽度的底层介质层205，且对底层介质层206的刻蚀速率非常小甚至为零。
[0069]由此可知，本实施例中第一开口 217的尺寸与初始开口 207的尺寸几乎相同，所述第二开口 227的尺寸大于初始开口 207的尺寸。因此，本实施例第一介质层内的开口包括相互贯穿的第一开口以及第二开口，其中第一开口 217位于第二开口 227上方，且第一开口217的尺寸小于第二开口 227的尺寸。具体的，第一开口 217位于顶层介质层206内，第二开口 227位于底层介质层205内。
[0070]若所述底层介质层205被回刻蚀去除的宽度过小，则第二开口 227尺寸与第一开口 217尺寸之差过小，后续在第二介质膜中形成的孔隙的形貌会较差且尺寸过小；若所述底层介质层205被回刻蚀去除的宽度过大，则第二开口 227尺寸与第一开口 217尺寸之差过大，后续在形成第二介质膜时，第二开口 227容易过早的发生闭合，导致第二介质膜中形成的孔隙尺寸过大。
[0071]为此，本实施例中，所述底层介质层205被回刻蚀去除的宽度为I纳米至100纳米，也就是说，在平行于所述下电极层204顶部表面方向上，第二开口 227尺寸与第一开口217尺寸之差为I纳米至100纳米，例如为5纳米、10纳米、20纳米、50纳米、60纳米或85纳米。
[0072]在一个实施例中，所述底层介质层205的材料为氧化娃，所述顶层介质层206的材料为氮化硅，相应的湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
[0073]在另一实施例中，所述底层介质层205的材料为氮化娃，所述顶层介质层206的材料为氧化硅，相应的湿法刻蚀工艺的刻蚀液体为磷酸溶液。
[0074]在其他实施例中，可根据底层介质层205、顶层介质层206的材料，选择合适的刻蚀液体进行回刻蚀。
[0075]参考图11，在所述第一介质层表面以及开口内沉积第二介质膜208，且位于开口中的第二介质膜208内形成有孔隙209 (keyhole)。
[0076]所述第二介质膜208的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或非晶碳；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二介质膜208。
[0077]由于在沉积形成第二介质膜208的过程中，沉积工艺涉及台阶覆盖性(st印coverage)问题，开口顶部区域附近的第二介质膜208生长速率较快，当开口内未完全被第二介质膜208填充满时，开口顶部区域即发生闭合，因此使得开口中的第二介质膜208内形成了孔隙209。
[0078]并且，随着半导体结构尺寸的不断减小，开口的纵宽比越大时，开口中的第二介质膜208内的孔隙209越容易出现。同时，本实施例开口包括第二开口 227以及位于第二开口 227上方的第一开口 217，且第一开口 217尺寸小于第二开口 227，提高了形成空隙209的概率，且能够防止孔隙209的尺寸过小。
[0079]本实施例中，所述第二介质膜208的材料为氮化硅，采用化学气相沉积工艺形成所述第二介质膜208。
[0080]由于通过沉积第二介质膜208的方法形成所述孔隙209，使得形成的孔隙209的尺寸较小，所述孔隙209的尺寸能够达到亚光刻尺寸，其中，亚光刻尺寸小于光刻工艺的最小特征尺寸。
[0081]参考图12，回刻蚀所述第二介质膜208 (参考图11)，直至所述孔隙209 (参考图11)下方的部分下电极层204表面被暴露出来，形成位于开口侧壁表面和底部表面的第二介质层218，且位于开口底部表面的第二介质层218内形成有暴露出部分下电极层204表面的沟槽219。
[0082]采用干法刻蚀工艺进行回刻蚀。在一个具体实施例中，所述第二介质膜208的材料为氮化硅时，所述干法刻蚀工艺的工艺参数为:刻蚀气体包括含氟气体和氧气，刻蚀气体流量为20sccm至200sccm，提供源功率为200瓦至2000瓦，腔室压强为5毫托至50毫托，腔室温度为20摄氏度至80摄氏度。
[0083]由于开口内的第二介质膜208中具有孔隙209，因此所述孔隙209正下方的第二介质膜208会被最先刻蚀去除。当孔隙209投影于开口底部区域的第二介质膜208被去除时，即当孔隙209正下方的第二介质膜208被刻蚀去除时，开口底部其他区域仍被部分厚度的第二介质膜208覆盖，剩余的第二介质膜208作为位于开口底部表面和侧壁表面的第二介质层218，且开口底部表面的第二介质层218内具有沟槽219。
[0084]所述沟槽219仅暴露出位于所述孔隙209正下方的下电极层204表面。在平行于下电极层204顶部表面方向上，沟槽219的尺寸小于或等于孔隙209的最大尺寸。由于形成的孔隙219尺寸很小，所述孔隙219的尺寸能够做的比光刻极限尺寸小得多，且所述孔隙219尺寸未受到光刻工艺极限的限制，为此，本实施例形成的沟槽219的尺寸也很小。
[0085]在一个具体实施例中，在平行于所述下电极层214顶部表面方向上，所述沟槽219长度尺寸为I纳米至10纳米，例如为2纳米、3.5纳米、5纳米、7.5纳米或9纳米；所述沟槽219宽度尺寸为I纳米至10纳米，例如为2纳米、3.5纳米、5纳米、7.5纳米或9纳米。
[0086]并且，本实施例未借助光刻工艺来形成沟槽219，从而避免了光刻工艺带来的成本高的问题，使得本实施例形成导电桥接随机存储器的工艺成本得到降低。
[0087]本实施例顶层介质层206的材料与第二介质膜208的材料相同，在回刻蚀第二介质膜208的过程中，刻蚀去除了顶层介质层206 (参考图11)，使得底层介质层205顶部表面被暴露出来。
[0088]在其他实施例中，在回刻蚀第二介质膜的过程中，也可以仅刻蚀去除部分厚度的顶层介质层，或者不刻蚀顶层介质层，或者刻蚀去除顶层介质层以及部分厚度的底层介质层。
[0089]参考图13，形成覆盖于所述第二介质层218表面、第一介质层表面、以及沟槽219 (参考图12)底部和侧壁表面的固态电解质层211 ;形成覆盖于所述固态电解质层211表面的上电极层212。
[0090]所述固态电解质层211为导电桥接随机存储器的中间介质层，所述上电极层212为导电桥接随机存储器的上电极。
[0091]所述固态电解质层211的材料为锗锡化合物、锗硫化合物、硫化银、硫化铜、氧化钽、氧化钨、氧化硅或氧化铝。所述上电极层212的材料为银、铜或铜碲锗(CuTeGe)。
[0092]本实施例中，所述固态电解质层211的材料为氧化铝，所述上电极层212的材料为铜石市错。
[0093]通过在沟槽219顶部和侧壁表面形成固态电解质层211、在固态电解质层211表面形成上电极层212，从而形成导电桥接随机存储器。由于沟槽219的尺寸能够克服光刻工艺的极限，所述沟槽219的尺寸可以做的非常的小，因此本实施例形成的导电桥接随机存储器的尺寸可以做的很小，从而满足半导体结构小型化微型化的发展趋势；并且，由于本实施例避免采用形成图形小的光刻工艺，从而避免了所述光刻工艺带来的高成本问题，使得本实施例在形成结构尺寸小的导电桥接随机存储器的同时，降低了生产成本。
[0094]当所述导电桥接随机存储器工作时，在上电极层212与下电极层204之间施加微小的电压后，上电极层212会产生氧化反应，使上电极层212表面的金属放出电子后呈现离子态融入固态电解质层211中，因电性迀移的缘故，所述放出的电子将往下电极层204方向移动，最后在下电极层204表面进行还原反应析出可导电金属原子，所述可导电金属原子进一步在固态电解质层211中形成细丝(filament)，使固态电解质层211整体电阻值下降，完成写入(write)的动作。反之，在擦除(erase)操作时将电压反向对调，使可导电金属原子形成的细丝在固态电解质层211中消失，让固态电解质层211的电阻逐渐回升至起始状
??τ O
[0095]当本实施例中上电极层212的材料为CuTeGe时，上电极层212表面的金属能够很快的放出电子，从而使得导电桥接随机存储器的擦除写入的转换速率很快。
[0096]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种导电桥接随机存储器的形成方法，其特征在于，包括: 提供下电极层以及覆盖于所述下电极层表面的第一介质层； 在所述第一介质层内形成暴露出下电极层表面的开口； 在所述第一介质层表面以及开口内沉积第二介质膜，且位于开口中的第二介质膜内形成有孔隙； 回刻蚀所述第二介质膜，直至所述孔隙下方的部分下电极层表面被暴露出来，形成位于开口侧壁表面和底部表面的第二介质层，且位于开口底部表面的第二介质层内形成有暴露出部分下电极层表面的沟槽； 形成覆盖于所述第二介质层表面、第一介质层表面、以及沟槽底部和侧壁表面的固态电解质层； 形成覆盖于所述固态电解质层表面的上电极层。2.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，在平行于所述下电极层顶部表面方向上，所述沟槽的尺寸小于或等于所述孔隙的最大尺寸。3.根据权利要求2所述的导电桥接随机存储器的形成方法，其特征在于，所述沟槽仅暴露出位于所述孔隙正下方的下电极层表面。4.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，在平行于所述下电极层顶部表面方向上，所述沟槽长度尺寸为I纳米至10纳米，所述沟槽宽度尺寸为I纳米至10纳米。5.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，所述开口包括相互贯穿的第一开口以及第二开口，其中，所述第一开口位于第二开口上方，且所述第一开口的尺寸小于第二开口的尺寸。6.根据权利要求5所述的导电桥接随机存储器的形成方法，其特征在于，所述第二开口尺寸与第一开口尺寸之差为I纳米至100纳米。7.根据权利要求5所述的导电桥接随机存储器的形成方法，其特征在于，所述第一介质层包括底层介质层以及位于底层介质层表面的顶层介质层，且底层介质层与顶层介质层的材料不同，其中，所述第一开口位于顶层介质层内，所述第二开口位于底层介质层内。8.根据权利要求5所述的导电桥接随机存储器的形成方法，其特征在于，在回刻蚀所述第二介质膜的过程中，刻蚀去除所述顶层介质层。9.根据权利要求5所述的导电桥接随机存储器的形成方法，其特征在于，所述底层介质层的厚度为50纳米至500纳米；所述顶层介质层的厚度为10纳米至100纳米。10.根据权利要求5所述的导电桥接随机存储器的形成方法，其特征在于，形成所述开口的工艺步骤包括:在所述第一介质层表面形成图形化的掩膜层，以所述图形化的掩膜层为掩膜，刻蚀所述第一介质层直至暴露出下电极层表面，在所述第一介质层内形成初始开口 ；回刻蚀所述初始开口侧壁暴露出的底层介质层，在所述底层介质层内形成第二开口，在所述顶层介质层内形成第一开口。11.根据权利要求10所述的导电桥接随机存储器的形成方法，其特征在于，采用湿法刻蚀工艺，回刻蚀所述初始开口侧壁暴露出的底层介质层。12.根据权利要求11所述的导电桥接随机存储器的形成方法，其特征在于，所述底层介质层的材料为氧化硅；所述顶层介质层的材料为氮化硅；所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。13.根据权利要求11所述的导电桥接随机存储器的形成方法，其特征在于，所述底层介质层的材料为氮化硅；所述顶层介质层的材料为氧化硅；所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。14.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，所述第二介质膜的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或非晶碳；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二介质膜。15.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀所述第二介质膜。16.根据权利要求15所述的导电桥接随机存储器的形成方法，其特征在于，所述第二介质膜的材料为氮化硅时，所述干法刻蚀工艺的工艺参数为:刻蚀气体包括含氟气体和氧气，刻蚀气体流量为20sccm至200sccm，提供源功率为200瓦至2000瓦，腔室压强为5毫托至50毫托，腔室温度为20摄氏度至80摄氏度。17.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，还包括:提供底层金属层，且所述下电极层与底层金属层电连接。18.根据权利要求17所述的导电桥接随机存储器的形成方法，其特征在于，还包括:提供位于所述底层金属层侧壁表面和顶部表面的第二介质层，其中，所述第二介质层内形成有暴露出底层金属层顶部表面的通孔，且所述下电极层位于第二介质层顶部表面、通孔的底部表面和侧壁表面；所述第一介质层还填充满所述通孔。19.根据权利要求1所述的导电桥接随机存储器的形成方法，其特征在于，所述下电极层的材料为铂、钨、镍或氮化钛；所述固态电解质层的材料为锗锡化合物、锗硫化合物、硫化银、硫化铜、氧化钽、氧化钨、氧化硅或氧化铝；所述上电极材料层的材料为银、铜或铜碲锗。
【文档编号】H01L45/00GK105826464SQ201510005566
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】张海洋, 张城龙
【申请人】中芯国际集成电路制造(上海)有限公司