半导体装置的制造方法
【专利摘要】具有：第1工序，在具有第1主面和第2主面的半导体衬底的该第2主面，通过加速能量不同的多次离子注入而注入第1导电型杂质，在该半导体衬底形成第1杂质区域；第2工序，在该第2主面，以比该多次离子注入低的加速能量对第2导电型杂质进行离子注入，在该半导体衬底，以与该第1杂质区域之间余留未注入杂质的无注入区域的方式形成第2杂质区域；热处理工序，对该半导体衬底实施热处理，以由该第1导电型杂质形成缓冲层，由该第2导电型杂质形成集电极层，在该缓冲层与该集电极层之间余留没有发生该第1导电型杂质和该第2导电型杂质的扩散的无扩散区域；以及形成与该集电极层接触的集电极电极的工序。
【专利说明】
半导体装置的制造方法
技术领域
[0001]本发明涉及一种半导体装置的制造方法，该半导体装置例如用于大功率的通断。
【背景技术】
[0002]在专利文献I中公开了一种穿通型IGBT(InsulatedGate Bipolar Transistor) ο该IGBT从背面侧起具有p+型半导体衬底、n-型半导体层、n+型半导体层。
[0003]专利文献I:日本特开2001-77357号公报
【发明内容】
[0004]在专利文献I公开的技术中，存在下述问题，S卩，位于p+型的区域与漂移层之间的η+型半导体层(缓冲层)在IGBT的截止时阻碍从ρ+型的区域向漂移层的空穴的供给，向漂移层的空穴的供给不足。如果在截止时不能对漂移层供给足够的空穴，则存在发生振荡的问题。如果为了增加截止时的空穴的供给而降低缓冲层的杂质浓度，则存在不能确保耐压的问题。
[0005]本发明就是为了解决上述的问题而提出的，其目的在于提供一种确保耐压并且在截止时能够向漂移层供给足够的空穴的半导体装置的制造方法。
[0006]本发明涉及的半导体装置的制造方法的特征在于，具有:第I工序，在具有第I主面、和与该第I主面相反的面即第2主面的半导体衬底的该第2主面，通过加速能量不同的多次离子注入而注入第I导电型杂质，在该半导体衬底形成第I杂质区域;第2工序，在该第2主面，以比该多次离子注入低的加速能量对第2导电型杂质进行离子注入，在该半导体衬底，以与该第I杂质区域之间余留未注入杂质的无注入区域的方式形成第2杂质区域;热处理工序，对该半导体衬底实施热处理，以由该第I导电型杂质形成缓冲层，由该第2导电型杂质形成集电极层，在该缓冲层与该集电极层之间余留没有发生该第I导电型杂质和该第2导电型杂质的扩散的无扩散区域;以及形成与该集电极层接触的集电极电极的工序。
[0007]本发明的其他特征在下面加以明确。
[0008]发明的效果
[0009]根据本发明，通过加速能量不同的多次离子注入而形成缓冲层，因此能够制造一种确保耐压并且在截止时可向漂移层供给足够的空穴的半导体装置。
【附图说明】
[0010]图1是利用本发明的实施方式I涉及的半导体装置的制造方法制造出的半导体装置的剖视图。
[0011]图2是表示集电极层、无扩散区域、缓冲层以及漂移层的杂质浓度的图表。
[0012]图3是说明第I主面侧的构造的剖视图。
[0013]图4是对第I工序进行说明的半导体衬底的剖视图。
[0014]图5是对第2工序进行说明的半导体衬底的剖视图。
[0015]图6是热处理工序后的半导体衬底的剖视图。
[0016]图7是以虚线表示对比例的缓冲层的杂质浓度分布的图。
[0017]图8是表示变形例涉及的缓冲层的杂质浓度分布的图。
[0018]图9是说明本发明的实施方式2涉及的第I工序的剖视图。
[0019]图10是表示缓冲层的杂质浓度分布的图。
【具体实施方式】
[0020]参照附图对本发明的实施方式涉及的半导体装置的制造方法进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复说明。
[0021]实施方式1.
[0022]图1是利用本发明的实施方式I涉及的半导体装置的制造方法制造出的半导体装置10的剖视图。半导体装置10是穿通型IGBT。半导体装置10具有例如由η型(下面称为第I导电型)的单晶硅形成的半导体衬底12。半导体衬底12具有第I主面12Α、和与第I主面12Α相反的面即第2主面12Β。在半导体衬底12形成有第I导电型的漂移层12a。
[0023]在半导体衬底12的第2主面12B侧，形成有与漂移层12a接触的第I导电型的缓冲层
14。在缓冲层14的第2主面12B侧具有无扩散区域16。无扩散区域16呈与漂移层12a相同的杂质浓度。在无扩散区域16的第2主面12B侧，形成有ρ型(下面称为第2导电型)的集电极层18。与集电极层18相接触地形成有集电极电极20。
[0024]在半导体衬底12的第I主面12A侧，形成有第2导电型的基极层22、被基极层22包围的第I导电型的发射极层24。在半导体衬底12的第I主面12A之上，形成有栅极绝缘膜26、被栅极绝缘膜26包围的栅极电极28。在栅极绝缘膜26、基极层22以及发射极层24的上方形成有发射极电极30。
[0025]图2是表示集电极层18、无扩散区域16、缓冲层14以及漂移层12a的杂质浓度的图表。在图2示出集电极层18的第2导电型的杂质浓度，以及无扩散区域16、缓冲层14及漂移层12a的第I导电型的杂质浓度。缓冲层14的杂质浓度分布是无极大值的梯形形状。无扩散区域16的杂质浓度与漂移层12a的杂质浓度相等。
[0026]对本发明的实施方式I涉及的半导体装置的制造方法进行说明。首先，如图3所示，完成半导体衬底12的第I主面12A侧的构造。接着，在将保护带粘贴于发射极电极30之后，从第2主面12B侧研磨半导体衬底12。研磨后的半导体衬底12的厚度例如设为ΙΟΟμπι。
[0027]接着，在半导体衬底12的第2主面12Β，通过加速能量不同的多次离子注入而注入第I导电型杂质。将该工序称为第I工序。图4是对第I工序进行说明的半导体衬底的剖视图。在第I工序中，首先，以4MeV的加速能量注入第I导电型杂质50。随后，以3MeV的加速能量相比于第I导电型杂质50在第2主面12B侧注入第I导电型杂质52。随后，以2MeV的加速能量相比于第I导电型杂质52在第2主面12B侧注入第I导电型杂质54。图4的箭头表示离子的注入方向。以2MeV的加速能量注入的第I导电型杂质54例如到达从第2主面12B算起深度1.5μπι左右的部位。
[0028]在第I工序中如上所述需要非常高的加速能量，因此使用高能量离子注入装置。考虑到各注入之后的晶体缺陷所导致的杂质分布的变动，优选先实施加速能量高的注入，但也可以为其他顺序。第I导电型杂质50、52、54例如为P(磷)，但只要是第I导电型的杂质即可，没有特别的限定。并且，上述多次(3次)离子注入的剂量是均等的。此外，将半导体衬底12中的被注入了第I导电型杂质50、52、54的区域称为第I杂质区域56。
[0029]接着，在半导体衬底12的第2主面12B，以比上述的多次离子注入低的加速能量将第2导电型杂质进行离子注入。将该工序称为第2工序。图5是对第2工序进行说明的半导体衬底的剖视图。在第2工序中，以10keV的加速能量相比于第I导电型杂质54在第2主面12B侧注入第2导电型杂质60。图5的箭头表示离子的注入方向。第2导电型杂质60例如为B(硼)，但只要是第2导电型的杂质即可，没有特别的限定。将半导体衬底12中的被注入了第2导电型杂质60的区域称为第2杂质区域62。
[0030]第I杂质区域56是以几MeV的加速能量进行离子注入而形成的，与此相对，第2杂质区域62是以10keV的加速能量进行离子注入而形成的，因此在第I杂质区域56与第2杂质区域62之间余留未注入杂质的无注入区域64。
[0031]接着，对半导体衬底12实施热处理。将该工序称为热处理工序。在热处理工序中，通过激光退火或者使用电炉将半导体衬底12加热至例如300?500°C左右，将第I导电型杂质50、52、54以及第2导电型杂质60激活。图6是热处理工序后的半导体衬底12的剖视图。通过热处理工序，由第I导电型杂质50、52、54形成缓冲层14，由第2导电型杂质60形成集电极层18。此时，在缓冲层14与集电极层18之间余留没有发生第I导电型杂质50、52、54和第2导电型杂质60的扩散的无扩散区域16。
[0032]接着，在根据需要对第2主面12B进行清洗之后，形成与集电极层18接触的集电极电极20。如此，图1所示的半导体装置10完成。下面，对该半导体装置10的截止动作进行说明。如果在将半导体装置10设为导通状态之后降低施加于栅极电极28的正电压，则在栅极绝缘膜26的周边形成的沟道消失，从发射极层24向漂移层12a的电子注入停止。
[0033]此时，缓冲层14的电位上升，从集电极层18向漂移层12a的空穴供给量减少。并且，在漂移层12a蓄积的载流子(电子和空穴)成对地消失。或者，漂移层12a的电子流向集电极电极20侧，与空穴结合而消失，或漂移层12a的空穴从基极层22流向发射极电极30，与电子结合而消失。如果漂移层12a的载流子全部消失，则漂移层12a成为高电阻，完成截止。
[0034]在半导体装置10的截止时，耗尽层从第I主面12A侧朝向缓冲层14延伸。为了利用缓冲层14阻止该耗尽层而确保耐压，需要使缓冲层14的杂质量充分多。因此，在本发明的实施方式I中，缓冲层14的杂质量、即第I工序中的剂量的总和设为足以阻止上述耗尽层的量。
[0035]在这里，为了易于理解半导体装置10的制造方法的意义，说明对比例。对比例的半导体装置的制造方法是在第I工序中通过将加速能量设为3MeV的I次离子注入而形成第I杂质区域，这一点与本发明的实施方式I涉及的半导体装置的制造方法不同。对比例的第I工序中的第I导电型杂质的剂量等于实施方式I的第I工序中的第I导电型杂质50、52、54的剂量的总和。从而，在对比例的第I工序中，通过I次离子注入而供给第I导电型杂质50的3倍的剂量。
[0036]图7是以虚线表示对比例的缓冲层的杂质浓度分布的图。实线表示实施方式I的缓冲层14的杂质浓度分布。由于在对比例中通过I次离子注入而形成第I杂质区域，因此缓冲层的杂质浓度的最高值比缓冲层14的杂质浓度的最高值高。由于对比例的缓冲层与缓冲层14的杂质量(剂量)相等，因此图7的由虚线和X轴包围的部分的面积与图7的由实线(缓冲层14)和X轴包围的部分的面积相等。
[0037]根据本发明的实施方式I涉及的半导体装置的制造方法，能够制造确保耐压并且在截止时可向漂移层供给充分的空穴的半导体装置。首先对确保耐压进行说明。如上所述，缓冲层14的杂质量是足以阻止截止时的耗尽层的量，因此半导体装置10确保了耐压。
[0038]接着，对在截止时能够向漂移层供给充分的空穴这一情况进行说明。为了在截止时向漂移层12a供给充分量的空穴，优选降低缓冲层的杂质浓度的最大值，以使得缓冲层14不阻碍从集电极层18向漂移层12a移动的空穴的流动。本发明的实施方式I的缓冲层14是在进行了加速能量不同的多次离子注入之后实施热处理而形成的，因此杂质分散。因此，能够降低缓冲层14的杂质浓度的最大值。因此，在截止时能够向漂移层供给充分量的空穴。
[0039]将半导体装置10与利用对比例的制造方法制造出的半导体装置进行比较。由于两者的缓冲层的剂量相等，因此具有同等的耐压特性。然而，缓冲层14是通过加速能量不同的多次离子注入而形成的，因此杂质浓度的最大值低，与此相对，对比例的缓冲层是通过I次离子注入而形成的，因此杂质浓度的最大值高。从而，半导体装置10在截止时能够向漂移层12a供给充分的空穴，但对比例的半导体装置在截止时不能向漂移层供给充分的空穴。如上所述，根据本发明的实施方式I涉及的半导体装置的制造方法，能够制造确保耐压并且在截止时可向漂移层供给充分的空穴的半导体装置。
[0040]对无扩散区域16的意义进行说明。由于集电极层18的空穴能够容易地进入无扩散区域16，因此无扩散区域16具有促进向漂移层12a的空穴供给的效果。从而，能够使半导体衬底12变薄而降低损耗。另外，在注入能量发生波动，集电极层18向第I主面12A侧移动、或缓冲层14向第2主面12B侧移动的情况下，无扩散区域16具有防止集电极层18与缓冲层14接触的功能。通过利用无扩散区域16防止集电极层18与缓冲层14的接触，从而能够使半导体装置10的电特性稳定化。
[0041]本发明的实施方式I涉及的半导体装置的制造方法不仅能够利用于上述的平面型IGBT，而且对于例如沟槽型IGBT或二极管等在半导体衬底的第I主面与第2主面之间流动电流的构造的元件也能够利用。另外，虽然将η型设为第I导电型、将ρ型设为第2导电型，但也可以将P型设为第I导电型、将η型设为第2导电型而形成半导体装置10。
[0042]为了设置图5的无注入区域64，必须在第I工序中以高的加速能量注入第I导电型杂质50、52、54。优选第I导电型杂质50、52、54的加速能量在I?1MeV的范围进行选择。在实施方式I中选择了4、3、2MeV。此外，第I工序的离子注入的次数只要是多次即可，不限定于3次。
[0043]为了设置图5的无注入区域64，必须在第2工序中以低的加速能量注入第2导电型杂质60。优选第2导电型杂质60的加速能量在5?10keV的范围进行选择。在实施方式I中选择了 10keV0
[0044]在第I工序中，优选将第I导电型杂质50、52、54尽可能地注入至远离第2主面12B的部位。因此，在第I工序中，也可以相对于第2主面12B而垂直地注入第I导电型杂质50、52、54，有意地产生沟道效应。由此，能够使第I导电型杂质50、52、54到达至半导体衬底12的深处。
[0045]在第I工序中，也可以将质子作为第I导电型杂质而进行注入。由于质子注入适于将缺陷导入至半导体基板的深处，因此能够容易地设置无扩散区域16。
[0046]缓冲层14的杂质浓度分布不限定于图2的梯形形状。例如，图8所示的缓冲层70的杂质浓度分布也能够获得上述的效果。缓冲层70的杂质浓度的最大值与实施方式I的缓冲层14的杂质浓度的最大值大致相等。此外，这些变形也能够应用于实施方式2涉及的半导体装置的制造方法。
[0047]实施方式2.
[0048]本发明的实施方式2涉及的半导体装置的制造方法与实施方式I的共通点多，因此以与实施方式I的不同点为中心进行说明。图9是对本发明的实施方式2的第I工序进行说明的剖视图。第I工序中的多次离子注入以下述方式进行，即，越往第2主面12B侧，第I导电型杂质的剂量越多。
[0049]具体地说，首先，以4MeV的加速能量注入第I导电型杂质80。接着，以3MeV的加速能量，按照剂量比第I导电型杂质80多的方式，注入第I导电型杂质82。接着，以2MeV的加速能量，按照剂量比第I导电型杂质82多的方式，注入第I导电型杂质84。
[0050]第I导电型杂质84的剂量比第I导电型杂质82的剂量多。第I导电型杂质82的剂量比第I导电型杂质80的剂量多。并且，通过实施加热工序，能够获得在图10以实线表示的缓冲层90的杂质浓度分布。缓冲层90的杂质浓度分布具有朝向第2主面12B缓缓地上升的斜度90a。虚线表示实施方式I的缓冲层14的杂质浓度分布。
[0051]根据本发明的实施方式2涉及的半导体装置的制造方法，能够获得与实施方式I相同的效果。并且，由于缓冲层90的杂质浓度分布具有图10所示的斜度90a，因此截止动作时的缓冲层90的电场强度得到缓和。即，在截止时，在耗尽层从第I主面12A侧向缓冲层延伸时，对于图10的虚线的杂质浓度分布而言，杂质浓度从第I主面12A朝向第2主面12B急剧地上升，因此电场容易集中。然而，缓冲层90因为斜面90a而导致其杂质浓度缓缓地上升，因此难以发生电场集中。由此，可以抑制浪涌电压的急剧上升，能够可靠地抑制振荡。
[0052]标号的说明
[0053]10半导体装置，12半导体衬底，12a漂移层，12A第I主面，12B第2主面，14缓冲层，16无扩散区域，18集电极层，20集电极电极，22基极层，24发射极层，26栅极绝缘膜，28栅极电极，30发射极电极，50、52、54第I导电型杂质，56第I杂质区域，60第2导电型杂质，62第2杂质区域，64无注入区域，80、82、84第I导电型杂质，90缓冲层。
【主权项】
1.一种半导体装置的制造方法，其特征在于，具有: 第I工序，在具有第I主面、和与所述第I主面相反的面即第2主面的半导体衬底的所述第2主面，通过加速能量不同的多次离子注入而注入第I导电型杂质，在所述半导体衬底形成第I杂质区域； 第2工序，在所述第2主面，以比所述多次离子注入低的加速能量对第2导电型杂质进行离子注入，在所述半导体衬底，以与所述第I杂质区域之间余留未注入杂质的无注入区域的方式形成第2杂质区域； 热处理工序，对所述半导体衬底实施热处理，以由所述第I导电型杂质形成缓冲层，由所述第2导电型杂质形成集电极层，在所述缓冲层与所述集电极层之间余留没有发生所述第I导电型杂质和所述第2导电型杂质的扩散的无扩散区域;以及形成与所述集电极层接触的集电极电极的工序。2.根据权利要求1所述的半导体装置的制造方法，其特征在于， 所述第I导电型杂质以I?1MeV的加速能量注入至所述第2主面， 所述第2导电型杂质以5?10keV的加速能量注入至所述第2主面。3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于， 所述多次离子注入的剂量是均等的。4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于， 所述多次离子注入以下述方式进行，即，越往所述第2主面侧，所述第I导电型杂质的剂量越多。5.根据权利要求1至4中任一项所述的半导体装置的制造方法，其特征在于， 在所述第I工序中，相对于所述第2主面垂直地注入所述第I导电型杂质。6.根据权利要求1至4中任一项所述的半导体装置的制造方法，其特征在于， 在所述第I工序中，将质子作为所述第I导电型杂质而进行注入。
【文档编号】H01L21/336GK105830220SQ201380081607
【公开日】2016年8月3日
【申请日】2013年12月13日
【发明人】川濑祐介, 金田和德, 凑忠玄
【申请人】三菱电机株式会社