半导体装置的制造方法
【专利摘要】半导体装置具备横型晶体管，该横型晶体管具有：具有漂移层(2)的半导体衬底(1)；上述漂移层内的第1杂质层(4)；上述漂移层内的沟道层(6)；上述沟道层内的第2杂质层(7)；上述沟道层与上述第1杂质层之间的上述漂移层上的分离用绝缘膜(3)；上述第2杂质层与上述漂移层之间的沟道区域上的、与上述分离用绝缘膜相连的栅极绝缘膜(10)；上述栅极绝缘膜上与上述分离用绝缘膜上的栅极电极(11)；与上述第1杂质层连接的第1电极(12)；与上述第2杂质层以及上述沟道层连接的第2电极(13)；以及在上述栅极电极与上述第1电极之间的上述分离用绝缘膜之上与上述第1电极连接的场板(14)。上述场板相比于上述栅极电极而言，在电流方向上的尺寸较大。
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请基于2013年12月20日申请的日本申请号第2013 — 264295号和2014年11月27日申请的日本申请号第2014 — 240158号，在此援引基础申请的记载内容。
技术领域
[0003]本申请涉及具有横型的半导体开关元件的半导体装置。
【背景技术】
[0004]以往，在专利文献I中，提出了提高耐压及其可靠性的横型M0SFET。该横型MOSFET中，在夹着栅极的源极侧与漏极侧双方，在较厚的绝缘膜之上设置导电性的场板(fieldplate)。该场板由多晶娃(Poly-Si)等构成，并被设为不与其他电极等电连接的浮动电位。
[0005]通过具备这样的场板，当栅极电极与漏极层之间的电位差变大时，场板被设定为栅极电极与漏极层的中间电位。因此，栅极电极与场板之间的电位差以及场板与漏极层之间的电位差不增大到约栅极电极与漏极电极之间的电位差，较厚的绝缘膜的下方的电场集中变小。因而，能够实现耐压的提高。
[0006]此外，以往，还有如下结构:在横型IGBT的高电位侧与低电位侧之间设置电阻性的场板，随着从高电位侧朝向低电位侧而使电位降低。该场板例如被设为旋涡状，其两端连接于高电位部位和低电位部位双方。通过具备这样的场板，在场板的下方也能得到电位缓慢变化的电位分布，抑制电场集中，能够防止由电场集中引起的击穿并抑制开关时的损耗。
[0007]但是，如专利文献I那样在将场板设为浮动电位的情况下，在构成场板的多晶硅中或者绝缘膜与多晶硅的界面处电荷容易带电，这会引起导通电阻的变动。利用图11所示的横型MOSFET的推定模型进行了仿真，确认到成为层间绝缘膜的BPSG(Boro-phosphosilicate glass)膜Jl中的可动离子蓄积于LOCOS氧化膜J2，这对电流路径带来影响。即，如图11所示，通过蓄积于LO⑶S氧化膜J2中的可动离子的负电荷，在比LOCOS氧化膜J2与漂移层J3的界面深的位置形成电流路径。因此，存在无法充分抑制导通电阻变动的问题。
[0008]另一方面，在设为将场板的两端连接到高电位部位和低电位部位的形态的情况下，基于两端间的电位差而在场板中流过ΙμΑ以上的电流，发生电流损耗大的问题。
[0009]现有技术文献
[0010]专利文献
[0011 ] 专利文献1:特开2012 —178410号公报
【发明内容】
[0012]本申请的目的在于，提供具有半导体开关元件的半导体装置，该半导体开关元件具备能够抑制导通电阻变动并能够降低电流损耗的场板。
[0013]本申请的一个技术方案中，半导体装置具备横型晶体管，该横型晶体管具有:具有第I导电型的漂移层的半导体衬底;形成在上述漂移层内的表层部的第I导电型或第2导电型的第I杂质层;形成在上述漂移层内的其他表层部的第2导电型的沟道层;在上述沟道层内的表层部、以被该沟道层包围的方式形成的第I导电型的第2杂质层;形成在上述沟道层与上述第I杂质层之间的上述漂移层之上的分离用绝缘膜;将上述沟道层中的、上述第2杂质层与上述漂移层之间所夹的其他表层部作为沟道区域、形成在该沟道区域的表面并且与上述分离用绝缘膜相连形成的栅极绝缘膜;形成在上述栅极绝缘膜的表面、并且从上述栅极绝缘膜上一直形成到上述分离用绝缘膜上的栅极电极;与上述第I杂质层电连接的第I电极;与上述第2杂质层以及上述沟道层电连接的第2电极；以及在上述栅极电极与上述第I电极之间的上述分离用绝缘膜之上通过与上述第I电极电连接而被固定为上述第I电极的电位的场板。上述场板相比于上述栅极电极而言，在上述第I电极与上述第2电极之间流动的电流的方向上的尺寸较大。
[0014]这样，通过将场板配置在分离用绝缘膜上的栅极电极与第I电极之间并且与第I电极电连接，将场板固定为第I电极的电位。因而，能够将场板内的负的带电可动离子通过第I电极所连接的布线等抽取，能够抑制在场板内负电荷带电的情况。由此，能够降低对位于分离用绝缘膜的下方的漂移层的表面部即第I杂质层与第2杂质层之间的电流路径带来的影响，能够抑制导通电阻的变动。
[0015]此外，由于将场板固定于第I电极的电位，不是在场板的两端产生电位差的构造，因此能够抑制基于场板两端的电位差的电流流动。由此，电流损耗也能够降低。
[0016]由此，能够实现具有具备能够抑制导通电阻变动且电流损耗也能够降低的场板的半导体开关元件的半导体装置。
[0017]进而，场板相比于栅极电极而言，在第I电极与第2电极之间流动的电流的方向上的尺寸较大。
[0018]这样，通过使场板的尺寸大于栅极电极的尺寸，与使栅极电极的尺寸大于场板的尺寸的情况相比，能够使导通电阻变动较小。因而，更能抑制导通电阻变动。
【附图说明】
[0019]关于本申请的上述目的及其他目的、特征、优点通过参照附图并通过下述的详细记载而变得更加明确。
[0020]图1是本申请的第I实施方式的具备横型MOSFET的半导体装置的剖面图。
[0021]图2是图1所示的具备横型MOSFET的半导体装置的俯视布局图。
[0022]图3是表示对漏极电极12施加了高电压的情况下的可动离子的影响的剖面图。
[0023]图4是表示针对导通电阻变动的抑制效果、将条件变更而进行了各种实验得到的结果的图。
[0024]图5(a)至图5(d)是表示图1所示的具备横型MOSFET的半导体装置的制造工序的剖面图。
[0025]图6(a)至图6(d)是接续于图5(d)的表示具备横型MOSFET的半导体装置的制造工序的剖面图。
[0026]图7(a)至图7(d)是接续于图6(d)的表示具备横型MOSFET的半导体装置的制造工序的剖面图。
[0027]图8是本申请的第2实施方式的具备横型MOSFET的半导体装置的剖面图。
[0028]图9(a)至图9(c)是表示图8所示的具备横型MOSFET的半导体装置的制造工序的剖面图。
[0029]图10是本申请的第3实施方式的具备横型MOSFET的半导体装置的剖面图。
[0030]图11是表示仿真中使用的横型MOSFET的推定模型的剖面图。
【具体实施方式】
[0031]以下，基于附图对本申请的实施方式进行说明。另外，以下的各实施方式中，对于彼此相同或等同的部分，附加相同符号进行说明。
[0032](第丨实施方式)
[0033]对于本申请的第I实施方式的具备横型MOSFET的半导体装置，参照图1及图2进行说明。另外，图1及图2是示出横型MOSFET的I个单元的图，实际上该单元排列多个，通过根据需要形成其他元件例如CMOS等而构成半导体装置。
[0034]如图1所示，本实施方式中，使用SOI衬底I作为半导体衬底而形成横型M0SFET。通过在由P型硅等构成的支撑衬底Ia上隔着作为埋入绝缘膜的埋入氧化膜(BOX = BuriedOxide)Ib而形成由η型娃构成的有源层(active layer)Ic，从而构成SOI衬底I。本实施方式中，在有源层Ic中，在埋入氧化膜Ib侧形成有n+型埋入高浓度层ld，将其包含在内而构成SOI衬底1，但也可以没有n+型埋入高浓度层Id。并且，SOI衬底I之中，使有源层Ic作为η—型漂移层2发挥功能，在该η—型漂移层2的表层部，形成有构成横型MOSFET的各部。
[0035]在η—型漂移层2的表面，形成有作为分离用绝缘膜的LO⑶S氧化膜3，通过LO⑶S氧化膜3将构成横型MOSFET的各部进行分离。并且，η—型漂移层2的表层部之中，在没有形成LOCOS氧化膜3的部分，如图2所示那样形成有俯视形状为圆形的η+型漏极区域4。该η+型漏极区域4的周围被与η—型漂移层2相比设为高杂质浓度的η型缓冲层(η型阱(well)层)5包围。
[0036]此外，η—型漂移层2的表层部之中，在没有形成LOCOS氧化膜3的部分，以n+型漏极区域4为中心而形成有沟道P讲层6、n+型源极区域7、p+型接触层8以及P+型深层(deep layer)9。
[0037]沟道ρ阱层6是用于在表面形成沟道区域的部分。该沟道ρ阱层6如图2所示，以η+型漏极区域4为中心，以将η+型漏极区域4的周围包围I周的方式配置为同心状。
[0038]此外，η+型源极区域7形成为，在沟道ρ阱层6的表层部中从η+型漏极区域4离开而配置，在与沟道P阱层6的末端位置相比靠内侧的位置终止。如图2所示，该η+型源极区域7也以将η+型漏极区域4的周围大致包围I周的方式配置为同心状。
[0039]ρ+型接触层8用于将沟道ρ阱层6固定为源极电位，与沟道ρ阱层6相比设为高杂质浓度。如图2所示，该ρ+型接触层8也以η+型漏极区域4为中心而以将η+型漏极区域4的周围包围I周的方式配置为同心状。
[0040]ρ+型深层9起到降低由于从漏极向源极经由表面流过的空穴电流而产生的电压降的作用。该P+型深层9也以η+型漏极区域4为中心而以将η+型漏极区域4的周围包围I周的方式配置为同心状。通过该P+型深层9，能够使由η+型源极区域7和沟道ρ阱层6及η—型漂移层2构成的寄生ηρη晶体管难以进行动作，能够改善关断(turn οff)时间。
[0041]在沟道ρ阱层6的表面，隔着栅极绝缘膜10而配置有由掺杂多晶硅构成的栅极电极U。通过对该栅极电极11施加栅极电压，在沟道P阱层6的表面部形成沟道区域。更详细而言，栅极绝缘膜10被形成在沟道区域上并且以与LOCOS氧化膜3相连的方式形成，栅极电极I从栅极绝缘膜10上形成到LOCOS氧化膜3上。
[0042]在n+型漏极区域4的表面，形成有与n+型漏极区域4电连接的相当于第I电极的漏极电极12。漏极电极12在n+型漏极区域4之上分为多个而排列，本实施方式的情况下，通过后述的IstAl层16的一部分构成漏极电极12。另外，图1中的虚线用于将具备多个的漏极电极12简略化来图示。
[0043]在n+型源极区域7以及ρ+型接触层8的表面，形成有与这些n+型源极区域7以及ρ+型接触层8电连接的相当于第2电极的源极电极13。由于以将漏极电极12包围的方式形成了栅极电极U、源极电极13等，因此在图1所示的剖面中，成为在漏极电极12的两侧配置有栅极电极11、源极电极13等的构造。但是，实际上在漏极电极12的两侧配置的栅极电极11、源极电极13在其他剖面中相连结。
[0044]此外，在漏极一栅极间，换言之，在沟道ρ阱层6与n+型漏极区域4之间的η—型漏极区域4之上形成的LOCOS氧化膜3的表面，形成有延伸设置掺杂多晶硅而构成的场板14。场板14经由与第I金属布线层相当的由IstAl层16的一部分构成的接触布线15、漏极布线层16a而与漏极电极12电连接。因此，场板14被固定为漏极电位。本实施方式的情况下，在相对于单元中心(漏极中心)的径向上，场板14的尺寸比栅极电极11大。
[0045]进而，在栅极电极11、场板14以及LOCOS氧化膜3等的表面形成有第I层间绝缘膜
17。层间绝缘膜17可以是单层膜，但在本实施方式中由BPSG膜17a与硅氮化膜(SiN膜)17b的层叠膜构成。单层膜的情况下，通常仅使用BPSG膜17a，但这里通过将作为防湿膜发挥功能的硅氮化膜17b层叠于其上而防止水分向元件侧的浸入。
[0046]在该第I层间绝缘膜17的各处形成有接触孔。通过该接触孔，漏极电极12与n+型漏极区域4连接，源极电极13与n+型源极区域7以及ρ+型接触层8连接，场板14与接触布线15连接。另外，图1中虽未图示，但栅极电极11也通过接触孔而与形成于其他剖面的栅极布线连接。
[0047]在第I层间绝缘膜17的表面，布图有IstAl层16，通过IstAl层16，构成漏极布线16a以及源极布线16b。通过对它们之中的漏极布线层16a连接漏极电极12以及接触布线15，从而场板14被连接于漏极电极12。此外，源极电极13连接于源极布线层16b。
[0048]此外，包含IstAl层16的表面在内而在第I层间绝缘膜17的表面形成有由TEOS(TetraEthOxySi lane)等构成的第2层间绝缘膜18。该第2层间绝缘膜18中也在各处形成有接触孔，在接触孔内形成有漏极布线插塞(plug)19a及源极布线插塞19b。在第2层间绝缘膜18的表面，布图有相当于第2金属布线层的2ndAl层20，漏极布线插塞19a连接于漏极布线层20a，源极布线插塞19b连接于源极布线层20b。另外，这里将漏极布线插塞19a及源极布线插塞19b与2ndAl层20设为不同结构进行了说明，但也可以由2ndAl层20构成漏极布线插塞19a及源极布线插塞19b。
[0049]如图2所示，漏极布线层20a配置在单元的中央部，呈圆形。并且，以该漏极布线层20a为中心，以将漏极布线层20a包围的方式形成有源极布线层20b，如图2所示那样在纸面左侧与外部连接。此外，源极布线层20b局部地缺口，与栅极电极11连接的栅极引出布线20c从该缺口的部分延伸设置到单元外侧，并与外部连接。
[0050]进而，包含2ndAl层20的表面在内而在第2层间绝缘膜18的表面形成有由TEOS(TetraEthOxySi lane)等构成的第3层间绝缘膜21。该第3层间绝缘膜21中也在各处形成有接触孔，在接触孔内形成有漏极布线插塞22。在第3层间绝缘膜21的表面，通过将3rdAl层布图而形成有漏极布线层23，漏极布线插塞22连接于漏极布线层23。如图2所示，漏极布线层23朝向与源极布线21b的延伸方向相反侧(纸面右侧)延伸设置到单元外方，与外部连接。
[0051]通过以上那样的构造，构成本实施方式的具备横型MOSFET的半导体装置。这样构成的半导体装置所具备的横型MOSFET中，在对栅极电极11施加所希望的栅极电压的情况下，在位于栅极电极11下方的沟道P阱层6的表层部形成反型的沟道区域。通过该沟道区域，源极电极13与漏极电极12之间导通。由此，进行在源极漏极间流过电流那样的MOSFET动作。
[0052]在这样的横型MOSFET中，根据本实施方式，将场板14配置在LO⑶S氧化膜3上的栅极电极11与漏极电极12之间并且与漏极电极12电连接。因此，能够将场板14固定为漏极电位。因而，能够通过漏极布线层16a等将场板14内的负的带电可动离子抽取，能够抑制在场板14内负电荷带电的情况。由此，能够降低对位于LOCOS氧化膜3下方的η—型漂移层2的表面部、即源极漏极间的电流路径带来的影响，能够抑制导通电阻的变动。
[0053]此外，由于将场板14固定为漏极电位，不是在场板14的两端产生电位差的构造，所以能够抑制基于场板14两端的电位差的电流流动。由此，电流损耗也能够降低。
[0054]由此，能够抑制导通电阻变动，能够实现具有具备电流损耗也能降低的场板14的半导体开关元件的半导体装置。
[0055]还可以考虑不将场板14电连接于漏极电极12而电连接于栅极电极11，通过栅极电位将LOCOS氧化膜3的表面覆盖。但是，在对漏极电极12施加高电压的情况下，如图3所示，可动离子偏于漏极侧而蓄积，在可动离子的负电荷的影响下在η—型漂移层2的表层部形成反型层而对电流路径带来影响。具体而言，如图中单点划线的箭头所示，应该在η—型漂移层2中的与LOCOS氧化膜3相接的表面部形成电流路径。然而，如图3中的虚线箭头所示，绕过在可动离子的负离子的影响下形成的反型层而在η—型漂移层2的比较深的位置形成电流路径。
[0056]因此，通过将场板14电连接于漏极电极12，在漏极电极12侧抽取可动离子，从而与电连接于栅极电极11相比能够抑制导通电阻变动。
[0057]特别是，在本实施方式中，以漏极布线层20a为中心，以将漏极布线层20a包围的方式形成有源极布线层20b，漏极侧以比源极侧小的面积流动电流。因此，漏极侧与源极侧相比电流密度较大，电流密度根据场板14的配置位置而不同，从而导通电阻变动的抑制效果产生差别。因而，通过在漏极电极12侧抽取可动离子，能够更有效地抑制导通电阻变动。
[0058]此外，导通电阻变动的抑制效果根据场板14与栅极电极11的尺寸关系、防湿性能等各种要因而变化。因此，在本实施方式中，在相对于单元中心的径向上，使场板14的尺寸比栅极电极11的尺寸大，并使第I层间绝缘膜17具备作为防湿膜发挥功能的硅氮化膜17b。
[0059]对此，参照图4进行说明。图4表示关于导通电阻变动的抑制效果、将条件变更而进行各种实验得到的结果。具体而言，改变场板14与栅极电极11之间的开口部面积、相对于单元中心的径向上的场板14及栅极电极11的尺寸、场板14的连接方式而进行了实验。此外，对于将第I层间绝缘膜17仅设为BPSG膜17a的状态下的情况也进行了实验。
[0060]如该图4所示，在改变了场板14与栅极电极11之间的开口部面积的情况下，该开口面积越大则导通电阻变动量越大。因此，通过使场板14与栅极电极11之间尽可能短、减少它们之间的开口部面积，能够抑制导通电阻变动。
[0061]此外，使场板14与栅极电极11之间的开口部面积大致相等、并且在相对于单元中心的径向上使场板14与栅极电极11的尺寸变化的情况下，场板14的尺寸越大则导通电阻变动越小。即，使场板14的尺寸较大并且使栅极电极11的尺寸较小的情况下，与使栅极电极11的尺寸较大并且使场板14的尺寸较小的情况相比，导通电阻变动较小。因此，在相对于单元中心的径向上，通过使场板14的尺寸比栅极电极11的尺寸大，更能抑制导通电阻变动。
[0062]此外，将场板14设为浮动状态的情况下，与不设为浮动状态的情况相比，导通电阻变动量变大。据此也可以说，通过将场板14固定为漏极电位，能够抑制导通电阻变动。
[0063]进而，可知在第I层间绝缘膜17不具备作为防湿膜发挥功能的硅氮化膜17b的情况下，发生向元件侧的水分浸入，由于水分而生成可动离子从而发生导通电阻变动。因此，如本实施方式那样，通过具备硅氮化膜17b而发挥防湿功能，还能够防止来自外部的可动离子的侵入，更能抑制导通电阻变动。
[0064]接着，对于本实施方式的具备横型MOSFET的半导体装置的制造方法，参照图5(a)?图7(d)进行说明。另外，这里以将图1所示的横型MOSFET与CMOS—起形成的情况为例来说明。
[0065]〔图5(a)所示的工序〕
[0066]首先，在由ρ型硅等构成的支撑衬底Ia之上，隔着埋入氧化膜Ib而形成由η型硅构成的有源层Ic，准备在有源层Ic中的埋入氧化膜Ib侧形成有η+型埋入高浓度层Id的SOI衬底I。
[0067]〔图5(b)所示的工序〕
[0068]通过进行通常的沟槽分离工序，对有源层Ic形成用于将横型MOSFET和构成CMOS的各元件进行分离的沟槽分离构造30 ο例如，在利用未图示的刻蚀掩模形成元件分离用的沟槽31后，通过进行热氧化而在沟槽31的内壁面形成热氧化膜32。接着，通过将多晶硅层33成膜而埋入沟槽31内。接着，通过CMP(Chemical Mechanical ?011811；[1^:化学机械抛光)等进行表面的平坦化。这样，能够以将横型MOSFET形成区域及CMOS形成区域分离并且将CMOS形成区域中的NchMOSFET形成区域和PchMOSFET形成区域分离的方式形成沟槽分离构造30。
[0069]〔图5(c)所示的工序〕
[0070]在配置了η型缓冲层5的形成区域开口的未图示的掩模后，将η型杂质(例如磷)进行离子注入。此外，在去除了η型杂质的离子注入时使用的掩模后，另行配置ρ+型深层9的形成区域开口的未图示的掩模，将P型杂质(例如硼)进行离子注入。并且，使通过热处理注入的杂质热扩散从而形成η型缓冲层5以及ρ+型深层9。
[0071]〔图5(d)所示的工序〕
[0072]进行LOCOS氧化工序。例如，在衬底整个表面上依次形成氧化膜和氮化膜后，使氮化膜中的LOCOS氧化膜形成区域开口。进而，在进行了热氧化后，将硅氧化膜以及LOCOS氧化膜形成区域以外的部分的氧化膜去除。由此，形成LOCOS氧化膜3。
[0073]〔图6(a)所示的工序〕
[0074]在配置了CMOS形成区域中的NchMOSFET形成区域开口的未图示的掩模后，将ρ型杂质进行离子注入。此外，在将P型杂质的离子注入时使用的掩模去除后，另行配置PchMOSFET形成区域开口的未图示的掩模，将η型杂质进行离子注入。接着，使通过热处理注入的杂质热扩散从而形成P型阱层40以及η型阱层50。
[0075]并且，通过进行热氧化，在横型MOSFET形成区域形成栅极绝缘膜10，并且在NchMOSFET形成区域形成栅极氧化膜41，在PchMOSFET形成区域形成栅极氧化膜51。
[0076]〔图6(b)所示的工序〕
[0077]在将多晶硅层成膜后，对其进行构图。由此，在横型MOSFET形成区域同时形成栅极电极11以及场板14，并且在NchMOSFET形成区域形成栅极电极42，在PchMOSFET形成区域形成栅极电极52。
[0078]〔图6(c)所示的工序〕
[0079]在配置了沟道ρ型阱层6的形成区域开口的未图示的掩模后，将ρ型杂质进行离子注入。并且，使通过热处理注入的P型杂质热扩散从而形成沟道P型阱层6。
[0080]〔图6(d)所示的工序〕
[0081 ] 在配置了横型MOSFET形成区域以及NchMOSFET形成区域中的各种η+型杂质层的形成区域开口的未图示的掩模后，将η型杂质进行离子注入。并且，使通过热处理注入的η型杂质热扩散从而在横型MOSFET形成区域形成η+型源极区域7以及η+型漏极区域4，并且在NchMOSFET形成区域形成η+型源极区域43以及η+型漏极区域44。
[0082]〔图7(a)所示的工序〕
[0083]在配置了横型MOSFET形成区域以及PchMOSFET形成区域中的各种ρ+型杂质层的形成区域开口的未图示的掩模后，将P型杂质进行离子注入。并且，使通过热处理注入的P型杂质热扩散从而在横型MOSFET形成区域形成P+型接触层8，并且在PchMOSFET形成区域形成P+型源极区域53以及ρ+型漏极区域54。
[0084]〔图7(b)所示的工序〕
[0085]在整个衬底表面沉积BPSG膜17a。此外，这里虽未图示，但通过在BPSG膜17a的表面还沉积硅氮化膜17b而形成第I层间绝缘膜17。
[0086]〔图7(c)所示的工序〕
[0087]在配置了各种接触孔的形成位置开口的未图示的掩模后，通过刻蚀第I层间绝缘膜17而形成各种接触孔。
[0088]〔图7(d)所示的工序〕
[0089]在将IstAl层16成膜后，对其进行构图。由此，在横型MOSFET形成区域，形成漏极电极12、源极电极13、接触布线15、漏极布线层16a以及源极布线层16b。此外，在NchMOSFET形成区域，形成栅极布线45、源极电极46以及漏极电极47，在PchMOSFET形成区域，形成栅极布线55、源极电极56以及漏极电极57。
[0090]关于之后的工序，虽未图示，但通过与以往相同的手法，进行第2层间绝缘膜18的形成工序、2ndAl层20的形成工序、第3层间绝缘膜21的形成工序以及3rdAl层的漏极布线层23的形成工序等。由此，完成与图1所示的横型MOSFET—起、形成了具有NchMOSFET以及PchMOSFET的CMOS的半导体装置。
[0091 ]这样，本实施方式的半导体装置中，在形成横型MOSFET中的栅极电极11时同时形成场板14，因此能够不增加制造工序地形成场板14。因此，能够通过与以往的制造工序相同的结构制造本实施方式的半导体装置。
[0092](第2实施方式)
[0093]对本申请的第2实施方式进行说明。本实施方式相对于第I实施方式变更了防湿膜的形成位置，其他与第I实施方式相同，因此仅对与第I实施方式不同的部分进行说明。
[0094]本实施方式中，作为第2层间绝缘膜18的一部分而具备防湿膜。具体而言，如图8所示，包含IstAl层16的表面在内而在第I层间绝缘膜17的表面形成构成防湿膜的硅氮化膜18a，进而构成TEOS膜18b从而构成第2层间绝缘膜18。这样，还能够作为第2层间绝缘膜18的一部分而具备防湿膜。
[0095]这样的构造的半导体装置在经过第I实施方式所示的图5(a)?图7(d)所示的工序后，通过进行例如图9(a)至图9(c)所示的工序而制造。具体而言，如图9(a)所示，包含通过图7(d)的工序而构图后的各电极、布线上在内而在第I层间绝缘膜17的表面将硅氮化膜18a成膜后，进一步将TEOS膜18b成膜。并且，在配置了各种接触孔的形成位置开口的未图示的掩模后，如图9(b)所示，通过刻蚀第2层间绝缘膜18而形成各种接触孔。然后，在将2ndAl层20成膜后，对其进行构图。由此，构成漏极布线插塞19a、源极布线插塞19b、漏极布线层20a以及源极布线层20b等。
[0096]这样，作为第2层间绝缘膜18的一部分而具备防湿膜也能够得到与第I实施方式相同的效果。但是，关于防湿膜，由于是为了抑制由水分浸入导致的电荷蓄积而设置的，因此优选形成在更蓄积电荷的LOCOS氧化膜3的表面附近。因而，如第I实施方式所示那样使得具备防湿膜而作为第I层间绝缘膜17的一部分更能抑制导通电阻变动。
[0097](第3实施方式)
[0098]对本申请的第3实施方式进行说明。本实施方式相对于第I实施方式变更了防湿膜的形成位置，关于其他与第I实施方式相同，因此仅说明与第I实施方式不同的部分。
[0099]如图10所示，本实施方式中，将2ndAl层20的一部分、具体而言即源极布线层20b—直配置到蓄积电荷的栅极电极11与场板14之间的LOCOS氧化膜3的上方。即，除了硅氮化膜17b以外，还使2ndAl层20的一部分作为防湿膜发挥功能。由于在栅极电极11与漏极电极12之间产生电位差，所以栅极电极11与电连接于漏极电极12的场板14设有规定间隔地分开配置。从相对于衬底表面的法线方向观察，以与这些栅极电极11与场板14之间重合的方式形成2ndAl层20。
[0100]这样，通过将2ndAl层20—直配置到栅极电极11与场板14之间的LO⑶S氧化膜3的上方而作为防湿膜发挥功能。由此，能够提高导通电阻变动的抑制效果。
[0101](其他实施方式)
[0102]例如，作为横型MOSFET的布局例而以圆形的情况为例进行了说明，但不需要一定为圆形。例如，也可以是源极及漏极都为直线状的布局。此外，也可以使漏极侧为长圆形，并使集电极侧为以将漏极周围包围的方式形成的长圆形。此外，说明了将漏极侧配置在单元中心的情况，但相反地，也可以是将集电极侧配置在单元中心的结构。但是，为了实现沟道宽度，优选将漏极侧配置在单元中心。无论在哪种情况下，相比于栅极电极11而言，只要在相当于第I电极的漏极电极12与相当于第2电极的源极电极13之间流动的电流的方向上的场板14的尺寸较大，则能够得到上述效果。
[0103]此外，上述实施方式中，通过将作为防湿膜发挥功能的硅氮化膜17b层叠在BPSG膜17a的整个表面之上而防止向元件侧的水分浸入。但是，对导通电阻变动特别有影响的是蓄积电荷的栅极电极11与场板14之间的LOCOS氧化膜3的上方。因此，只要至少在栅极电极11与场板14之间的LOCOS氧化膜3的上方形成防湿膜则具有导通电阻变动的抑制效果。
[0104]但是，若防湿膜的形成范围小，则有水分绕到防湿膜的外缘而浸入的可能性。因而，若如上述实施方式所示那样在BPSG膜17a的整个表面、即除了各电极等接触部以外的整个衬底表面形成防湿膜，则更加防止水分的浸入从而是优选的。
[0105]此外，防湿膜至少形成I层即可。例如，第3实施方式中，说明了将硅氮化膜17b和2ndAl层20作为防湿膜的情况，但也可以仅由2ndAl层20构成。此外，也可以通过第2实施方式所示的第2层间绝缘膜18的一部分和第3实施方式所示的2ndAl层20构成防湿膜，也可以通过第1、第2层间绝缘膜17、18以及2ndAl层20的全部构成。进而，关于防湿膜的形成位置，也可以是上述各实施方式所示的场所以外。
[0106]此外，如用图5(a)?图7(d)说明的那样，示出了半导体装置所具备的各种杂质层的形成工序的一例，但关于对各种制造工序可替换顺序的情况，也可以适当变更。例如，关于图6(b)?图6(d)所示的工序按怎样的顺序进行都可以，因此能够适当切换顺序。
[0107]此外，上述各实施方式中，以第I导电型为η型且第2导电型为ρ型的η沟道型的横型MOSFET为例进行了说明，但对于使各构成要素的导电型反转而得到的ρ沟道型的横型MOSFET也能够适用本申请。此外，上述说明中，以横型MOSFET为例进行了说明，但对于相同构造的横型IGBT也能适用本申请。相对于上述第I实施方式而言，横型IGBT只不过是相当于第I导电型的第2杂质层的η+型源极区域7成为η+型发射极区域而相当于第I导电型的第I杂质层的η+型漏极区域4成为第2导电型的ρ+型集电极区域。关于其他构造及制造方法，在设为横型IGBT的情况下也与上述第I实施方式相同。
[0108]本申请依照实施例进行了记载，但本申请应理解为不限于该实施例及构造。本申请还包含各种变形例及等同范围内的变形。此外，各种组合及形态、以及对其仅改变一个要素的其他组合及形态也包含在本申请的范畴和思想范围内。
【主权项】
1.一种半导体装置，其特征在于， 具备横型晶体管，该横型晶体管具有: 半导体衬底(I)，具有第I导电型的漂移层(2); 第I导电型或第2导电型的第I杂质层(4)，形成在上述漂移层内的表层部； 第2导电型的沟道层(6 )，形成在上述漂移层内的其他表层部；第I导电型的第2杂质层(7)，在上述沟道层内的表层部中以被该沟道层包围的方式形成； 分离用绝缘膜(3)，形成在上述沟道层与上述第I杂质层之间的上述漂移层之上； 栅极绝缘膜(10)，将上述沟道层中的、上述第2杂质层和上述漂移层之间所夹的其他表层部作为沟道区域，形成在该沟道区域的表面并且与上述分离用绝缘膜相连而形成； 栅极电极(II)，形成在上述栅极绝缘膜的表面，并且从上述栅极绝缘膜上一直形成到上述分离用绝缘膜上； 第I电极(12)，与上述第I杂质层电连接； 第2电极(13)，与上述第2杂质层以及上述沟道层电连接；以及 场板(14)，在上述栅极电极与上述第I电极之间的上述分离用绝缘膜之上通过与上述第I电极电连接而被固定为上述第I电极的电位； 上述场板相比于上述栅极电极而言，在上述第I电极与上述第2电极之间流动的电流的方向上的尺寸较大。2.如权利要求1所述的半导体装置，其特征在于， 以上述第I电极为中心，上述场板、上述栅极电极以及上述第2电极被设置为将上述第I电极的周围包围的布局， 以上述第I电极的中心为单元中心，在相对于该单元中心的径向上，上述场板的尺寸比上述栅极电极的尺寸大。3.如权利要求1或2所述的半导体装置，其特征在于， 横型晶体管还在上述栅极电极与上述场板之间之上具备防湿膜(17b，18a，20b)，该防湿膜具有防止水分向上述横型晶体管侧浸入的防湿功能。4.如权利要求3所述的半导体装置，其特征在于， 横型晶体管还在上述第I杂质层、上述第2杂质层、上述沟道层、上述栅极电极以及上述分离用绝缘膜之上具备层间绝缘膜(17)， 该层间绝缘膜包含上述防湿膜。5.如权利要求4所述的半导体装置，其特征在于， 上述防湿膜是硅氮化膜。6.如权利要求3所述的半导体装置，其特征在于， 横型晶体管还具有: 第I层间绝缘膜(17)，设置在上述第I杂质层、上述第2杂质层、上述沟道层、上述栅极电极以及上述分离用绝缘膜之上； 第I金属布线层(16)，形成在上述层间绝缘膜之上； 第2层间绝缘膜(18)，形成在上述第I金属布线层之上；以及 第2金属布线层(20)，形成在上述第2层间绝缘膜之上， 上述防湿膜由上述第2金属布线层的一部分(20b)构成。7.如权利要求3所述的半导体装置，其特征在于， 横型晶体管还具有: 第I层间绝缘膜(17)，设置在上述第I杂质层、上述第2杂质层、上述沟道层、上述栅极电极以及上述分离用绝缘膜之上； 第I金属布线层(16)，形成在上述第I层间绝缘膜之上；以及 第2层间绝缘膜(18)，形成在上述第I金属布线层之上， 上述第2层间绝缘膜包含上述防湿膜。
【文档编号】H01L27/08GK105830223SQ201480069614
【公开日】2016年8月3日
【申请日】2014年12月17日
【发明人】龟冈纮, 高桥茂树, 山田明, 笠原淳志
【申请人】株式会社电装