基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeOI的制作方法
【专利摘要】本发明公开了一种基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeOI的制作方法，其实现步骤为：1.对绝缘层上锗GeOI晶圆进行清洗，并进行He离子注入；2.在离子注入后的GeOI晶圆顶层Ge层上淀积?1GPa以上的压应力SiN薄膜或1GPa以上的张应力SiN薄膜，并刻蚀SiN薄膜成条形阵列；3.对带有SiN薄膜阵列的GeOI晶圆进行退火；4.腐蚀去除GeOI晶圆表面上的SiN薄膜阵列，得到晶圆级单轴应变GeOI材料。本发明利用SiO2埋绝缘层在条形SiN薄膜阵列作用下的单轴拉伸或单轴压缩塑性形变在顶层Ge层引入应变，与现有工艺兼容，可制作用于光电集成、系统级芯片所需的GeOI晶圆。
【专利说明】
基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeO I的制作方法
技术领域
[0001]本发明属于微电子技术领域，涉及半导体衬底材料制作工艺技术，具体的说是一种晶圆级单轴应变GeOI材料的制作方法，可制作用于光电集成、系统级芯片所需的GeOI晶圆。
【背景技术】
[0002]业内周知，半导体Ge的电子与空穴迀移率分别是Si的2.8倍和4.2倍，其空穴迀移率是所有半导体中最高的。将应变技术引入Ge基器件的应变Ge技术对载流子迀移率提升明显，例如埋沟应变Ge的空穴迀移率可提高6-8倍。因此，Ge及应变Ge将是16纳米及以下工艺Si基CMOS器件与集成电路的最佳沟道材料。Ge还具有远优于Si的光电性，在探测器、调制器、光波导、光发射器、太阳能电池等有着极为广泛的应用。
[0003]由于禁带宽度只有0.67eV，Ge器件与电路的最大弱点是衬底的漏电较大。而GeOI正是为解决衬底泄漏电流而开发的，目前已广泛应用于半导体器件与集成电路的制造。
[0004]结合了应变Ge和GeOI优点的应变绝缘层上锗GeOI为研发新型的超高速、低功耗、抗辐射、高集成度硅基器件和芯片提供一种新的解决方案，在光电集成、系统级芯片等方面有着重要的应用前景。
[0005]传统的应变GeOI，即在绝缘层上硅SOI晶圆上直接外延生长应变Ge，或先在SOI晶圆上外延生长Ge组分渐变的SiGe层作虚衬底，再在该SiGe层上外延生长所需的应变Ge层。传统应变GeOI的主要缺点是位错密度高、只能是双轴压应变、迀移率提升不高、SiGe虚衬底增加了热开销和制作成本、SiGe虚衬底严重影响了器件与电路的散热、应变Ge层临界厚度受Ge组分限制、高场下空穴迀移率的提升会退化等。
[0006]相对于双轴应变GeOI，单轴应变对载流子迀移率的提升不随电场的升高而退化，而且在相同的应变量下，单轴应变对载流子迀移率的提升高于双轴应变对载流子迀移率的提升。
[0007]2011年西安电子科技大学获得的一种采用机械弯曲并在弯曲状态下退火制作圆片级单轴应变GeOI材料的新方法专利(CN201110361515.0)，用以制作晶圆级全局单轴应变GeOI材料，其主要工艺如图1所示，步骤如下:
[0008]1、将GeOI晶圆顶层Ge层向上放置在弧形弯曲台上，其弯曲方向与〈110〉或〈100〉方向平行。
[0009]2、弯曲台上的两根圆柱形水平压杆分别放置在GeOI晶圆片两端，用圆柱形水平压杆使GeOI晶圆与弧形台面完全贴合。
[0010]3、在温度200°C至1250°C的退火炉中退火1.5小时至10小时，使3丨02埋绝缘层在此过程中发生塑性形变。
[0011]4、卸下GeOI晶圆恢复原状后，由于S12埋绝缘层的塑形形变，形成顶层全局单轴应变Ge层。
[0012]但是该方法存在以下几个缺点:1)与传统集成电路工艺兼容性差:为了获得不同应变量的GeOI，该方法需要额外制作对应的不同曲率半径的弯曲台，且所制作的弯曲台需要兼容现有退火设备。2)可靠性较差:该工艺方法需使用压杆施加机械外力使GeOI晶圆弯曲，会在顶层Ge中引入缺陷；若GeOI晶圆弯曲度过大，会造成圆片碎裂。3)由于担心GeOI晶圆碎裂，所以机械弯曲的弯曲度不能过大，这就限制了在顶层Ge中引入的应变量的大小，所能实现的应变量较小。
【发明内容】
[0013]本发明的目的在于针对上述现有技术的不足，提出一种基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeOI的制作方法，以降低应变GeOI晶圆的制作工艺复杂度和成本，提高单轴应变GeOI的应变量，增强GeOI晶圆片的电子迀移率与空穴迀移率，满足GeOI器件与集成电路的电学和光学性能要求。
[0014]为实现上述目的，本发明的技术方案包括如下:
[0015](I)对绝缘层上锗GeOI晶圆进行清洗，该GeOI晶圆包括顶层Ge层、S12埋绝缘层和Si衬底三层结构；
[0016](2)对清洗过的GeOI晶圆进行He离子注入，即将He离子注入到GeOI晶圆的S12埋绝缘层与Si衬底界面处；
[0017](3)在离子注入后的GeOI晶圆顶层Ge上采用PECVD等工艺淀积-1GPa以上的压应力SiN薄膜或IGPa以上的张应力SiN薄膜；；
[0018](4)利用半导体光刻和干法刻蚀工艺，对SiN薄膜进行条形图形化，形成条宽和间距均为0.12μπι?0.18μπι的条形SiN薄膜阵列，用以消除宽度方向的应力，得到只有长度方向应力的氮化硅压应力条或张应力条，使顶层Ge层和S12埋绝缘层发生整体的单轴拉伸形变或单轴压缩形变，进而导致GeOI晶圆转变为晶圆级的单轴应变GeOI;
[0019](5)对顶层Ge表面形成条形SiN薄膜阵列的GeOI晶圆进行退火，使SiN薄膜的应力进一步增强，并使S12埋绝缘层发生塑性形变，保证SiN薄膜去除后顶层Ge层应力不消失；
[0020](6)通过湿法腐蚀去除GeOI晶圆表面上的条形SiN薄膜阵列，最终得到晶圆级单轴张应变GeOI或单轴压应变GeOI材料。
[0021]本发明具有如下优点:
[0022]1、与现有集成电路工艺完全兼容:本发明的晶圆级单轴应变SOI的制作，可通过PECVD工艺淀积、图形光刻、刻蚀等现有的常规Si工艺实现，工艺简单，不需要额外定制工艺所需设备。
[0023]2、可靠性高:本发明通过将高应力SiN条形阵列引入晶圆级单轴应变，不需要对GeOI施加机械外力，从而防止了圆片发生弯曲，避免了顶层Ge中的缺陷产生和圆片碎裂，提高了成品率。
[0024]3、成本低:本发明由于采用高应力SiN条形阵列，能直接引入晶圆级的单轴应变，故可采用普通GeOI晶圆来制作单轴全局应变GeOI材料，而非双轴应变GeOI晶圆，降低了工艺成本。
[0025]4、应变量大:本发明通过条形SiN条形阵列的单轴应力使顶层Ge层和S12埋绝缘层发生整体的单轴拉伸形变或单轴压缩形变来引入应变，可以通过调整SiN薄膜淀积工艺增大应变量。
[0026]5、光电性能好:锗具有较小的禁带宽度并为直接带隙半导体材料，并具有相对硅来说更高的迀移率，因此具有更加良好的光电性能。
【附图说明】
[0027]图1为现有晶圆级单轴应变GeOI晶圆的工艺流程图。
[0028]图2为本发明的晶圆级单轴应变GeOI工艺流程图。
[0029]图3为本发明中淀积在顶层Ge层上的条形SiN薄膜阵列的俯视图。
【具体实施方式】
[0030]本发明的技术原理如下:
[0031]本发明根据离子注入工艺原理，将He离子注入到S12埋绝缘层与衬底Si层的界面处，会导致S12埋绝缘层和衬底Si层的界面结合变得疏松，以使S12埋绝缘层及其上的顶层Ge层在淀积高应力SiN薄膜后容易发生相应的应变。又根据材料力学的尺度效应原理，通过半导体工艺技术制作宽度和间距均为10nm?200nm的条形SiN薄膜阵列，使得条形宽度方向的应力释放，而沿条形长度方向的应力大小不发生变化，从而使条形SiN薄膜阵列拥有单轴压应力或单轴张应力，以在顶层Ge层和S12埋绝缘层中引入单轴张应变或单轴压应变。在退火过程中，条形SiN薄膜阵列的应力会进一步增强，并同时导致S12埋绝缘层产生拉伸或压缩的塑性形变，而顶层Si仍处于弹性形变。当去除条形SiN薄膜阵列后，由于S12埋绝缘层拉伸或压缩的塑性形变作用，导致顶层Si发生单轴张应变或单轴压应变，最终形成拥有应变顶层Ge层的晶圆级单轴应变SOI。
[0032]GeOI晶圆包括3英寸、4英寸、5英寸、6英寸、8英寸、12英寸的不同规格，其顶层Ge层厚度为100?600nmo
[0033]参照图2，本发明给出基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeOI的制作方法的三个实施例，即制备3英寸、6英寸、12英寸的单轴应变GeOI晶圆材料，不同规格的GeOI晶圆均包括三层结构:Si衬底3、S12埋绝缘层2和顶层Ge层I，如图2a所示。其中:
[0034]3英寸GeOI晶圆，其Si衬底的厚度为675ym，Si02埋绝缘层的厚度为500nm，顶层Ge层的厚度为I OOnm;
[0035]6英寸GeOI晶圆，其Si衬底的厚度为675ym，Si02埋绝缘层的厚度为500nm，顶层Ge层的厚度为200nm;
[0036]12英寸GeOI晶圆，其Si衬底的厚度为675ym，Si02埋绝缘层的厚度为500nm，顶层Ge层的厚度为300nmo
[0037]实施例1，制备3英寸单轴张应变GeOI晶圆材料。
[0038]步骤1:清洗GeOI晶圆，以去除表面污染物。
[0039](1.1)使用丙酮和异丙醇对GeOI晶圆交替进行超声波清洗，以去除衬底表面有机物污染；
[0040](1.2)配置1: 1:3的氨水、双氧水、去离子水的混合溶液，并加热至120°C，将GeOI晶圆置于此混合溶液中浸泡12分钟，取出后用大量去离子水冲洗，以去除GeOI晶圆表面无机污染物；[0041 ] (1.3)将GeOI晶圆用HF酸缓冲液浸泡2分钟，去除表面的氧化层。
[0042]步骤2:离子注入。
[0043]对已清洗的GeOI晶圆进行离子注入，以使Si衬底3和S12埋绝缘层2界面4疏松，如图2b所示。
[0044]离子注入的工艺条件是:注入的离子为He离子，注入剂量为1.3E14cm—2，注入能量90Kevo
[0045]步骤3:淀积SiN薄膜。
[0046]采用PECVD等离子增强化学气相淀积工艺，在已完成离子注入的GeOI晶圆的顶层Ge层I的表面淀积厚度为0.9μπι，应力为-1GPa的压应力SiN薄膜5，如图2c所示。
[0047]淀积的工艺条件是:高频HF功率为0.23KW，低频LF功率为0.83KW，高纯SiH4流量为0.43slm，高纯NH3流量为2.1slm,高纯氮气流量为2.1slm,反应室压强为2.7Torr，反应室温度为400°C。
[0048]步骤4:利用半导体光刻和刻蚀技术，刻蚀压应力SiN薄膜5，形成条形SiN薄膜阵列6，如图2(1所示。
[0049](4.1)在压应力SiN层5上涂正光刻胶，将光刻胶烘干，利用具有条形宽度和间隔均为0.18μηι的光刻板进行曝光，曝光的区域为宽度和间隔均为0.18μηι的条状阵列，用显影液去除掉曝光区域易溶于显影液的正光刻胶，在SiN层上形成条状光刻胶掩蔽膜阵列；
[0050](4.2)采用反应离子刻蚀RIE工艺，在反应腔压强为4Pa，反应室温度为40°C，基片温度为5°C，13.56MHz高频射频功率为400W，刻蚀气体CHF4流量为30sccm，02气体流量为3sccm的条件下，对淀积在GeOI晶圆顶层Ge层上的压应力SiN薄膜5进行刻蚀，形成宽度为0.18μπι的条形SiN薄膜阵列6，用以消除宽度方向的应力，得到只有长度方向应力的氮化硅应力条，得到的带有SiN薄膜阵列6的GeOI晶圆俯视图如图3所示；
[0051](4.3)去除条形SiN薄膜阵列上的光刻胶。
[0052]步骤5:退火。
[0053]对顶层Ge层I表面形成条形SiN薄膜阵列6的GeOI晶圆进行退火，如图2e所示，即在升温速率为4°C/min，温度为300 °C的条件下在惰性气体Ne中退火3.4小时，再以4°C /min的速率降温。在退火过程中，条形SiN薄膜阵列6的应力会进一步增强，导致S12埋绝缘层2产生拉伸的塑性形变。
[0054]步骤6:去除GeOI晶圆顶层Ge层I表面的条形SiN薄膜阵列6，如图2f所示。
[0055]把淀积了条形SiN薄膜阵列6的GeOI晶圆放入体积分数为85%的磷酸溶液中在150°C进行5分钟的湿法刻蚀，最终得到具有应变顶层Ge层7的单轴张应变GeOI晶圆材料。
[0056]实施例2，制备6英寸单轴压应变GeOI晶圆材料。
[0057]步骤一:清洗GeOI晶圆，以去除表面污染物。
[0058]本步骤的实现与实施例1的步骤I相同。
[0059]步骤二:对已清洗的GeOI晶圆注入剂量为1.3E15cm—2，能量130Kev的He离子，以使Si衬底3和S12埋绝缘层2界面4疏松，如图2b所示。
[0060]步骤三:采用PECVD等离子增强化学气相淀积工艺，在已完成离子注入的GeOI晶圆的顶层Ge层I表面淀积厚度为1.0ym，应力为1.1GPa的张应力SiN薄膜5，如图2c所示。
[0061 ] 淀积的工艺条件是:高频HF功率为1.3KW，低频LF功率为0.2KW，高纯SiH4流量为0.3slm，高纯NH3流量为1.8slm，高纯氮气流量为1.181111，反应室压强为3.11'0^，反应室温度为400°C。
[0062]步骤四:利用半导体光刻和刻蚀技术，刻蚀张应力SiN薄膜5，形成条形SiN薄膜阵列6，如图2d所示。
[0063](4a)在张应力SiN层5上涂正光刻胶，将光刻胶烘干，利用具有条形宽度和间隔均为0.16μηι的光刻板进行曝光，曝光的区域为宽度和间隔均为0.16μηι的条状阵列，用显影液去除掉曝光区域易溶于显影液的正光刻胶，在SiN层上形成条状光刻胶掩蔽膜阵列；
[0064](4b)采用反应离子刻蚀RIE工艺，对淀积在GeOI晶圆顶层Ge层上的张应力SiN薄膜5进行刻蚀，形成宽度为0.16μπι的条形SiN薄膜阵列6，用以消除宽度方向的应力，得到只有长度方向应力的氮化硅应力条，得到的带有SiN薄膜阵列6的GeOI晶圆俯视图如图3所示，反应离子刻蚀RIE工艺条件与实施例1中的步骤(4.1)相同；
[0065](4c)去除条形SiN薄膜阵列6上的光刻胶。
[0066]步骤五:对顶层Ge层I表面形成条形SiN薄膜阵列6的GeOI晶圆进行退火，如图2e所示，即在升温速率为4°(:/1^11，温度为350°(:的条件下在惰性气体如中退火2.9小时，再以4°C/min的速率降温。在退火过程中，条形SiN薄膜阵列6的应力会进一步增强，导致S12埋绝缘层2产生压缩的塑性形变。
[0067]步骤六:去除GeOI晶圆顶层Ge层I表面的条形SiN薄膜阵列6，如图2f所示。
[0068]把淀积了条形SiN薄膜阵列6的GeOI晶圆放入体积分数为85%的磷酸溶液中在170°C进行8分钟的湿法刻蚀，最终得到具有应变顶层Ge层7的单轴压应变GeOI晶圆材料。
[0069]实施例3，制备12英寸单轴张应变GeOI晶圆材料。
[0070]步骤A:清洗GeOI晶圆，以去除表面污染物。
[0071 ]本步骤的实现与实施例1的步骤I相同。
[0072]步骤B:对已清洗的GeOI晶圆进行离子注入，以使Si衬底3和S12埋绝缘层2界面4疏松，如图2b所示。
[0073]离子注入的工艺是:注入的离子为He离子，注入剂量为1.3E16cm—2，注入能量170KeVo
[0074]步骤C:采用PECVD等离子增强化学气相淀积工艺，在高频HF功率为0.43KW，低频LF功率为0.63KW，高纯SiH4流量为0.23slm，高纯NH3流量为2.3slm，高纯氮气流量为2.5slm，反应室压强为2.0Torr，反应室温度为400°C的条件下，在完成离子注入后的GeOI晶圆的顶层Ge层I表面淀积厚度为1.1mi应力为-1.2GPa的压应力SiN薄膜5，如图2c所示。
[0075]步骤D:利用半导体光刻和刻蚀技术，刻蚀压应力SiN薄膜5，形成条形SiN薄膜阵列6，如图2(1所示。
[0076](Dl)在压应力SiN层5上涂正光刻胶，将光刻胶烘干，利用具有条形宽度和间隔均为0.08μηι的光刻板进行曝光，曝光的区域为宽度和间隔均为0.08μηι的条状阵列，用显影液去除掉曝光区域易溶于显影液的正光刻胶，在SiN层上形成条状光刻胶掩蔽膜阵列；
[0077](D2)采用反应离子刻蚀RIE工艺，对淀积在GeOI晶圆顶层Ge层上的压应力SiN薄膜5进行刻蚀，形成宽度为0.08μπι的条形SiN薄膜阵列6，用以消除宽度方向的应力，得到只有长度方向应力的氮化硅应力条，得到的带有SiN薄膜阵列6的GeOI晶圆俯视图如图3所示，反应离子刻蚀RIE工艺条件与实施例1的步骤(4.1)相同；
[0078](D3)去除条形SiN薄膜阵列6上的光刻胶。
[0079]步骤E:对顶层Ge层I表面形成条形SiN薄膜阵列6的GeOI晶圆进行退火，如图2e所示，即在升温速率为4°(:/1^11，温度为400°(:的条件下在惰性气体如中退火2.4小时，再以4°C/min的速率降温。在退火过程中，条形SiN薄膜阵列6的应力会进一步增强，导致S12埋绝缘层2产生拉伸的塑性形变。
[0080 ]步骤F:去除GeO I晶圆顶层Ge层I表面的条形S iN薄膜阵列6，如图2f所示。
[0081 ]把淀积了条形SiN薄膜阵列6的GeOI晶圆放入体积分数为85%的磷酸溶液中在190°C进行11分钟的湿法刻蚀，最终得到具有应变顶层Ge层7的单轴张应变GeOI晶圆材料。
【主权项】
1.基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变GeOI的制作方法，包括如下步骤: (1)对绝缘层上锗GeOI晶圆进行清洗，该GeOI晶圆包括顶层Ge层、S12埋绝缘层和Si衬底三层结构； (2)对清洗过的GeOI晶圆进行He离子注入，即将He离子注入到GeOI晶圆的S12埋绝缘层与Si衬底界面处； (3)在离子注入后的GeOI晶圆顶层Ge上采用PECVD等工艺淀积-1GPa以上的压应力SiN薄膜或IGPa以上的张应力SiN薄膜； (4)利用半导体光刻和干法刻蚀工艺，对SiN薄膜进行条形图形化，形成条宽和间距均为0.12μπι?0.18μπι的条形SiN薄膜阵列，用以消除宽度方向的应力，得到只有长度方向应力的氮化硅压应力条或张应力条，使顶层Ge层和S12埋绝缘层发生整体的单轴拉伸形变或单轴压缩形变，进而导致GeOI晶圆转变为晶圆级的单轴应变GeOI; (5)对顶层Ge表面形成条形SiN薄膜阵列的GeOI晶圆进行退火，使SiN薄膜的应力进一步增强，并使S12埋绝缘层发生塑性形变，保证SiN薄膜去除后顶层Ge层应力不消失； (6)通过湿法腐蚀去除GeOI晶圆表面上的条形SiN薄膜阵列，最终得到晶圆级单轴张应变GeOI或单轴压应变GeOI材料。2.根据权利要求1所述的方法，其中步骤(I)中的GeOI晶圆，其包括3英寸、4英寸、5英寸、6英寸、8英寸、12英寸的不同规格，其顶层Ge层厚度为100?600nm。3.根据权利要求1所述的方法，其中步骤(I)中对GeOI晶圆进行清洗，其步骤如下: (Ia)使用丙酮和异丙醇对GeOI晶圆交替进行超声波清洗，以去除衬底表面有机物污染； (Ib)配置I: 1:3的氨水、双氧水、去离子水的混合溶液，并加热至1200C，将GeOI晶圆置于此混合溶液中浸泡12分钟，取出后用大量去离子水冲洗，以去除GeOI晶圆表面无机污染物； (Ic)将GeOI晶圆用HF酸缓冲液浸泡2分钟，去除表面的氧化层。4.根据权利要求1所述的方法，其中步骤(2)中的离子注入，采用He离子，其注入剂量从1.3E14cm—2?1.3E16cm—2变化，注入能量根据顶层Ge层厚度的不同从90Kev?170Kev变化。5.根据权利要求1所述的方法，其中步骤(3)在顶层Ge上淀积压应力SiN层的工艺，采用等离子体化学气相淀积PECVD工艺，其参数如下: 高频功率HF为0.23KW?0.43KW； 低频功率LF从0.63KW?0.83KW； 高纯SiH4流量0.23slm?0.43slm，高纯冊3流量2.1slm?2.3slm，高纯氮气流量2.1slm?2.5slm； 反应室压强2.7Torr?2.0Torr ； 反应室温度400 °C; 淀积厚度0.9μηι?1.Ιμπι。6.根据权利要求1所述的方法，其中步骤(3)在顶层Ge上淀积张应力SiN层的工艺，采用等离子体化学气相淀积PECVD工艺，其参数如下: 高频功率HF为1.1KW?1.3KW； 低频功率LF从0.2KW?0.4KW ； 高纯SiH4流量0.2slm?0.4slm，高纯冊3流量1.7slm?1.9slm，高纯氮气流量0.8slm?1.2slm； 反应室压强2.0Torr?3.3Torr ； 反应室温度400 °C; 淀积厚度0.8μηι?1.2μηι。7.根据权利要求1所述的方法，其特征在于步骤(4)中使用光刻和反应离子刻蚀RIE工艺方法将SiN层刻蚀成条状阵列，按如下步骤进行: (4a)在SiN层上涂正光刻胶，将光刻胶烘干，利用具有条形宽度和间隔均为0.12μπι?0.18μηι的光刻板进行曝光，曝光的区域为宽度和间隔均为0.12μηι?0.18μηι的条状阵列，用显影液去除掉曝光区域易溶于显影液的正光刻胶，在SiN层上形成条状光刻胶掩蔽膜阵列； (4b)采用反应离子刻蚀RIE工艺刻蚀掉淀积在GeOI晶圆顶层Ge上的无光刻胶掩蔽膜区域，即曝光区域下的SiN，留下条状光刻胶掩蔽膜下的SiN，得到宽度和间距均为0.12μπι?0.18μπι的SiN条状阵列； (4c)去除条状光刻胶掩蔽膜，仅留下SiN条状阵列。8.根据权利要求1所述的方法，其中步骤(5)中的退火，其工艺条件是:温度:300°C?400 °C，时间:2.4?3.4小时，环境:He、Ne、Ar或它们的混合物。9.根据权利要求1所述的方法，其中步骤(6)中的湿法刻蚀去除SiN薄膜，是采用体积分数为85 %的磷酸溶液，在温度为150 0C?200 0C下进行5?20分钟的刻蚀。
【文档编号】H01L21/762GK105845616SQ201610446627
【公开日】2016年8月10日
【申请日】2016年6月20日
【发明人】苗东铭, 戴显英, 郝跃, 祁林林, 梁彬, 焦帅
【申请人】西安电子科技大学