存储元件及其制造方法
【专利摘要】本发明公开了一种存储元件及其制造方法。存储元件包括多个位线组、多个串选择晶体管栅极、多个电荷储存层以及多个接触窗插塞。多个位线组配置于基底上，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸。每一串选择晶体管栅极与两组位线组连接，并且每一组位线组被两个串选择晶体管栅极控制。串选择晶体管栅极包括主体部与多个延伸部，延伸部由所述主体部延伸至每两条所述位线之间，且彼此相对设置。电荷储存层位于串选择晶体管栅极与位线之间。接触窗插塞位于每一串选择晶体管栅极上，与串选择晶体管栅极电性连接。
【专利说明】
存储元件及其制造方法
技术领域
[0001]本发明是有关于一种存储元件及其制造方法。
【背景技术】
[0002]非易失性存储器(non-volatile memory)可进行多次数据的存入、读取、擦除等操作，且即使电源供应中断，所储存的数据也不会消失。因此，非易失性存储器已成为许多电子产品中必须具备的存储元件，以维持电器产品开机时的正常操作。
[0003]在存储元件的操作中，位线通常由两个串选择晶体管栅极控制。当串选择晶体管栅极为「0N」状态时，允许电流通过其所控制的位线；当串选择晶体管栅极为「OFF」状态时，则可阻挡电流通过其所控制的位线。然而在传统的存储元件中，串选择晶体管栅极仅与位线的一个侧面接触，因此即使当串选择晶体管栅极为「OFF」状态时，仍可能有漏电流。
【发明内容】
[0004]本发明提供一种存储元件及其制造方法，其藉由使串选择晶体管栅极包围位线中导体层的三个面，能够在进行存储元件操作时减少漏电流。
[0005]本发明的存储元件，包括多个位线组、多个串选择晶体管栅极、多个电荷储存层以及多个接触窗插塞。多个位线组配置于基底上，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸。每一串选择晶体管栅极与两组位线组连接，并且每一组位线组被两个串选择晶体管栅极控制，串选择晶体管栅极包括主体部与多个延伸部，延伸部由主体部延伸至每两条位线之间，且彼此相对设置。电荷储存层位于串选择晶体管栅极与位线之间。接触窗插塞位于每一串选择晶体管栅极上，与串选择晶体管栅极电性连接。
[0006]依照本发明一实施例所述，在上述存储元件中，所述串选择晶体管栅极具有鱼骨状剖面。
[0007]依照本发明一实施例所述，在上述存储元件中，每一位线的三个面被所述串选择晶体管栅极包围。
[0008]依照本发明一实施例所述，在上述存储元件中，每一位线的顶面、底面、以及第一侧壁被所述串选择晶体管栅极包围，并且每一位线的第二侧壁与介电层接触。
[0009]本发明还提供一种存储元件的制造方法，包括在基底上形成叠层与硬掩模层，其中所述叠层包括交替堆栈的多个第一介电层与多个第一导体层。图案化所述硬掩模层与所述叠层，以形成多个开口。移除所述开口周边位于所述第一导体层之间的所述第一介电层，裸露出所述开口周边的所述多个第一导体层的部分表面。形成电荷储存层，包覆所述第一导体层裸露的部分表面。于所述基底上形成填入于所述开口中，并填入于多个第一导体层之间的第二导体层。图案化所述第二导体层、所述硬掩模层、所述第一介电层、所述电荷储存层与所述第一导体层，以形成多个串选择晶体管栅极与多个位线组，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸，所述串选择晶体管栅极包括主体部与多个延伸部，所述延伸部由所述主体部延伸至每两条所述位线之间，并彼此相对设置。在每一个所述串选择晶体管栅极上形成与所述串选择晶体管栅极电性连接的接触窗插塞。
[0010]依照本发明一实施例所述，在上述存储元件的制造方法中，所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相对齐。
[0011]依照本发明一实施例所述，在上述存储元件的制造方法中，所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相交错。
[0012]本发明还提供一种存储元件的制造方法，包括在基底上形成叠层与硬掩模层，其中所述叠层包括交替堆栈的多个第一介电层与多个第一导体层。图案化所述硬掩模层与所述叠层，以形成多个开口。移除所述开口周边位于所述第一导体层之间的所述第一介电层，裸露出所述开口周边的所述多个第一导体层的部分表面。形成电荷储存层，包覆所述第一导体层裸露的部分表面。于所述基底上形成第二导体材料层，填入于所述开口中，并填入于所述多个第一导体层之间。以所述硬掩模层为停止层，进行一平坦化工艺，移除部分所述第二导体材料层，于所述基底上形成第二导体层。图案化所述第二导体层、所述硬掩模层、所述第一介电层、所述电荷储存层与所述第一导体层，以形成多个串选择晶体管栅极与多个位线组，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸，所述串选择晶体管栅极包括主体部与多个延伸部，所述延伸部由所述主体部延伸至每两条所述位线之间，并彼此相对设置。在每一个所述串选择晶体管栅极上形成与所述串选择晶体管栅极电性连接的接触窗插塞。
[0013]依照本发明一实施例所述，在上述存储元件的制造方法中，所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相对齐。
[0014]依照本发明一实施例所述，在上述存储元件的制造方法中，所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相交错。
[0015]基于上述，本发明提供的存储元件及其制造方法，可形成包围位线中导体层的三个面的串选择晶体管栅极，从而在进行存储元件操作时有效地减少漏电流。
[0016]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0017]图1A至图1I为依照本发明一实施例所绘示的存储元件的制造方法的上视示意图。
[0018]图2A至图21为依照本发明一实施例所绘示的存储元件的制造方法的剖面示意图。
[0019]图3A至图31为依照本发明另一实施例所绘示的存储元件的制造方法的上视示意图。
[0020]图4A至图41为依照本发明另一实施例所绘示的存储元件的制造方法的剖面示意图。
[0021]图5A至图f5D为依照本发明又一实施例所绘示的存储元件的制造方法的上视示意图。
[0022]图6为本发明的存储元件的操作示意图。
[0023]【符号说明】
[0024]I1n210:基底
[0025]112、112a、212、212a:介电层
[0026]113、113a、213、213a:叠层
[0027]114、114a、214、214a:第一导体层
[0028]114b、214b:位线
[0029]115、215:位线组
[0030]116、116a、116b、216、216a、216b、316a、316b:硬掩模层
[0031]118、218、318:开口
[0032]120、120a、220、220a、320、320a:淘空区域
[0033]122、122a、222、222a、322:电荷储存层
[0034]124、224:第二导体材料层
[0035]124a、224a:第二导体层
[0036]124b、224b、324b:串选择晶体管栅极
[0037]125a、225a:主体部
[0038]125b、225b:延伸部
[0039]126、226、326:介电层
[0040]128、228:接触窗插塞
[0041]410:共享源极焊垫
[0042]412:共享源极接触插塞
[0043]414a、414b:串选择线
[0044]416:位线组
[0045]418:字线
[0046]420:接地选择线
[0047]422:接触窗
[0048]424:串选择晶体管棚■极
[0049]dl、d2、d3、d4:距离
[0050]D1、D2、D3:方向
【具体实施方式】
[0051]在以下的实施例中，相同或相似的元件符号代表相同或相似的构件，其可以相同或相似的材料，或是可以以相同或是相似的方法来形成。举例来说，第二实施例中的叠层213的材料与形成方法可以是与第一实施例中的叠层113的材料相同或相似，或是可以以相同或相似的方法来形成。
[0052]图1A至图1I为依照本发明第一实施例所绘示的存储元件的制造方法的上视示意图。图2A至图21为依照本发明第一实施例所绘示的存储元件的制造方法的剖面示意图。
[0053]请参照图1A与图2A，提供基底110，基底110例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底110可以具有掺杂，基底110的掺杂可以是P型或N型。P型的掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子，例如是砷或是磷。
[0054]请继续参照图1A与图2A，于基底110上形成叠层113以及硬掩模层116。叠层113包括交替堆栈的多个第一介电层112与多个第一导体层114。第一介电层112的材料包括氧化物、氮化物或其组合。第一导体层114的材料为导体，包括多晶硅、单晶硅、非晶硅、多晶硅化金属、金属或其他可应用的导体。第一层介电层112以及第一导体层114形成的方法例如是化学气相沉积法或旋涂法。每一第一介电层112的厚度例如为200埃?500埃，每一第一导体层114的厚度例如为200埃?500埃，但不限于此。硬掩模层116的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅或其组合，其形成的方法例如是化学气相沉积法。硬掩模层116的厚度例如为800埃?1300埃。
[0055]请参照图1B与图2B，对硬掩模层116以及叠层113进行图案化，以形成多个开口118。开口 118排列成两排。第一排开口与第二排开口间的最短距离为dl。图案化的方法例如是先在硬掩模层116上形成图案化掩模层(未绘示)，接着进行非等向性刻蚀工艺以图案化硬掩模层116以及叠层113。非等向性刻蚀例如是干法刻蚀或湿法刻蚀。
[0056]请参照图1C与图2C，移除开口 118周边，位于第一导体层114a之间的第一介电层112a，以裸露出开口 118周边的多个第一导体层114a的部分表面，形成淘空区域120。此处，将第一介电层112a被移除的区域称为淘空区域120。淘空区域120与开口 118间的最短距离为d2，在一实施例中，d2小于dl/2，S卩，第一排开口周边的淘空区域与第二排开口周边的淘空区域彼此不连接。形成淘空区域的方法包括等向性刻蚀法，例如是干法刻蚀法或湿法刻蚀法。
[0057]请参照图1D与图2D，在第一导体层114a裸露的部分表面上形成电荷储存层122。电荷储存层122包覆淘空区域120中第一导体层114a的表面。电荷储存层122可以是电荷捕陷层，其是由介电材料形成，例如是氧化物层或氮化物层。电荷捕陷层亦可以是叠层，例如是ONO(oxide-nitride-oxide)层，亦即其中包括氧化娃/氮化娃/氧化娃三层。电荷储存层122形成的方法例如是热氧化法、化学气相沉积法或原子层沉积法。
[0058]请参照图1E、图2E、图1F与图2F，形成第二导体材料层124，第二导体材料层124填入于开口 118中并填入于多个第一导体层114a之间。第二导体层124的材料为导体，包括多晶硅、单晶硅、非晶硅、多晶硅化金属、金属或其他可应用的导体。金属例如是钨、铝、铜或其合金。第二导体材料层124的材料可与第一导体层114a的材料相同，亦可不同。接着，参照图1F与图2F，利用光刻与刻蚀法移除硬掩模层116a上淘空区域120以外的第二导体材料层124，以形成第二导体层124a。刻蚀的方法包括非等向性刻蚀，例如是干法刻蚀法。
[0059]请参照图1G与图2G，进行光刻与刻蚀工艺，以图案化第二导体层124a、硬掩模层116a、第一介电层(位于淘空区域120以外，图中未绘示)、电荷储存层122与第一导体层114a，以形成多个串选择晶体管栅极124b、硬掩模层116b、多个电荷储存层122a与多个位线组115。每一组位线组115包括在第一方向Dl排列的多条位线114b，且每一位线114b沿第二方向D2延伸。串选择晶体管栅极124b包括主体部125a与多个延伸部125b。多个延伸部125b自主体部125a延伸至每两条位线114b之间，且彼此相对设置。在一实施例中，主体部125a与延伸部125b的配置使串选择晶体管栅极124b例如具有鱼骨状剖面。并且，每一位线114b的三个面被串选择晶体管栅极124b包围。在一实施例中，每一位线114b的顶面、底面、以及第一侧壁被串选择晶体管栅极124b包围。
[0060]请参照图1H、图2H、图11与图21，在基底110上形成第二介电层126后，在每一个串选择晶体管栅极124b上形成与串选择晶体管栅极124b电性连接的接触窗插塞128。第二介电层126的材料包括氧化物、氮化物、ONO与多晶硅的组合或其组合。形成的方式例如是化学气相沉积法。接触窗插塞128的材料包括金属(例如是钨、铝)或合金(例如是铝铜合金)。形成的方法例如是先在基底110上形成第三介电层(未绘示)以覆盖字线，再移除串选择晶体管栅极124b上的部分第三介电层，形成多个露出串选择晶体管栅极124b的开口，之后于基底110上形成第三导体层(未绘示)，使所述第三导体层填入所述开口中，最后进行一平坦化工艺，移除所述第三介电层上的所述第三导体层，从而形成接触窗插塞128。接触窗插塞128的材料包括金属(例如是钨、铝)或合金(例如是铝铜合金)。
[0061]请再次参照图1I与图21，根据本发明一实施例的存储元件包括多个位线组115、多个串选择晶体管栅极124b、多个电荷储存层122a以及多个接触窗插塞128。位线组115配置于基底110上。每一组位线组115包括在第一方向Dl排列的多条位线114b。每一位线114b沿第二方向D2延伸。每一串选择晶体管栅极124b与两组位线组115连接，并且每一组位线组115被两个串选择晶体管栅极124b控制。串选择晶体管栅极124b包括主体部125a与多个延伸部125b。延伸部125b由主体部125a延伸至每两条位线114b之间，且彼此相对设置。并且，每一位线114b的三个面被串选择晶体管栅极124b包围。电荷储存层122a位于串选择晶体管栅极124b与位线114b之间。接触窗插塞128位于每一串选择晶体管栅极124b上，与串选择晶体管栅极124b电性连接。
[0062]图3A至图31为依照本发明第二实施例所绘示的存储元件的制造方法的上视示意图。图4A至图41为依照本发明第二实施例所绘示的存储元件的制造方法的剖面示意图。
[0063]请参照图3A与图4A，依照上述第一实施例的方法与材料，于基底210上形成叠层213以及硬掩模层216。叠层213包括交替堆栈的多个第一介电层212与多个第一导体层
214。
[0064]请参照图3B与图4B，依照上述第一实施例的方法，对硬掩模层216以及叠层213进行图案化，以形成多个开口 218。开口 218排列成两排。第一排开口与第二排开口间的最短距离为d3。
[0065]请参照图3C与图4C，依照上述第一实施例的方法，移除开口 218周边，位于第一导体层214a之间的第一介电层212a，以裸露出开口 218周边的多个第一导体层214a的部分表面，形成淘空区域220。淘空区域220与开口 218间的最短距离为d4，在一实施例中，d4小于d3/2，S卩，第一排开口周边的淘空区域与第二排开口周边的淘空区域彼此不连接。
[0066]请参照图3D与图4D，依照上述第一实施例的方法与材料，在第一导体层214a裸露的部分表面上形成电荷储存层222。电荷储存层222包覆淘空区域220中第一导体层214a的表面。
[0067]请参照图3E、图4E、图3F与图4F，依照上述第一实施例的方法与材料，形成第二导体材料层224。第二导体材料层224填入于开口 218中并填入于多个第一导体层214a之间。第二导体材料层224的材料可与第一导体层214a的材料相同，亦可不同。接着，以硬掩模层216a为停止层进行一平坦化工艺，移除硬掩模层216a上淘空区域220以外的第二导体材料层224，形成第二导体层224a。平坦化工艺例如包括化学机械研磨工艺。
[0068]请参照图3G与图4G，依照上述第一实施例的方法与材料，进行光刻与刻蚀工艺，以图案化硬掩模层216a、第二导体层224a、第一介电层(位于淘空区域220以外，图中未绘示)、电荷储存层222与第一导体层214a，以形成多个串选择晶体管栅极224b、硬掩模层216b、多个电荷储存层222a与多个位线组215。每一组位线组215包括在第一方向Dl排列的多条位线214b，且每一位线214b沿第二方向D2延伸。串选择晶体管栅极224b包括主体部225a与多个延伸部225b。多个延伸部225b由主体部225a延伸至每两条位线214b之间，且彼此相对设置。在一实施例中，主体部225a与延伸部225b的配置使串选择晶体管栅极224b例如具有鱼骨状剖面。并且，每一位线214b的三个面被串选择晶体管栅极224b包围。在一实施例中，每一位线214b的顶面、底面、以及第一侧壁被串选择晶体管栅极224b包围。
[0069]请参照图3H、图4H、图31与图41，依照上述第一实施例的方法与材料，在基底210上形成第二介电层226后，在每一个串选择晶体管栅极224b上形成与串选择晶体管栅极224b电性连接的接触窗插塞228。
[0070]请再次参照图31与图41，根据本发明另一实施例的存储元件包括多个位线组
215、多个串选择晶体管栅极224b、多个电荷储存层222a以及多个接触窗插塞228。位线组215配置于基底210上。每一组位线组215包括在第一方向Dl排列的多条位线214b。每一位线214b沿第二方向D2延伸。每一串选择晶体管栅极224b与两组位线组215连接，并且每一组位线组215被两个串选择晶体管栅极224b控制。串选择晶体管栅极224b包括主体部225a与多个延伸部225b。延伸部225b由主体部225a延伸至每两条位线214b之间，且彼此相对设置。并且，每一位线214b的三个面被串选择晶体管栅极224b包围。电荷储存层222a位于串选择晶体管栅极224b与位线214b之间。接触窗插塞228位于每一串选择晶体管栅极224b上，与串选择晶体管栅极224b电性连接。
[0071]图5A至图f5D为依照本发明第三实施例所绘示的存储元件的制造方法的上视示意图。
[0072]请参照图1B与图3B，上述第一实施例与第二实施例的的开口 118以及218中，第一排开口 118/218与第二排开口 118/218在第二方向D2上互相对齐。然而，请参照图5A，在本发明第三实施例中，硬掩模层316a中的第一排开口 318与第二排开口 318在第二方向D2上互相交错。由于开口 318彼此之间的距离较互相对齐时大，因而制造存储元件时可获得较大的工艺裕度(process window)。
[0073]请参照图5B，依照上述第一实施例与第二实施例的方法与材料，形成淘空区域320。然而，每一开口 318周边的淘空区域320彼此不连通，但不限于此。在本发明第三实施例中，淘空区域320的俯视形状为圆形，但不限于此，在其他实施例中亦可为椭圆形、矩形等各种形状。接着，依照上述第一实施例与第二实施例的方法与材料，在所述第一导体层裸露的部分表面形成电荷储存层322，包覆淘空区域320中所述第一导体层的表面。
[0074]请参照图5C，依照上述第一实施例与第二实施例的方法与材料，形成多个位线组与多个串选择晶体管栅极324b。每一组位线组包括在垂直方向(第一方向Dl:穿出纸面的方向)排列的多条位线，每一位线沿第二方向D2延伸。所述位线与串选择晶体管栅极324b的型态及配置与上述第一实施例与第二实施例相似。具体而言，每一位线的三个面被串选择晶体管栅极324b包围。在一实施例中，每一位线的顶面、底面、以及第一侧壁被串选择晶体管栅极324b包围。
[0075]请参照图f5D，依照上述第一实施例与第二实施例的方法与材料，在所述基底上形成第二介电层326。之后，可继续在每一个串选择晶体管栅极324b上形成与串选择晶体管栅极324b电性连接的接触窗插塞。
[0076]图6为本发明的存储元件的操作示意图。
[0077]请参照图6，本发明的存储元件包括沿第二方向D2延伸的多个位线组416、共享源极焊垫410、多个共享源极接触插塞412、多个沿第三方向D3延伸的字线418、沿第三方向D3延伸的接地选择线420、多个接触窗422、串选择线(SSL) 414a、414b以及多个串选择晶体管栅极424。共享源极焊垫410位于多个共享源极接触插塞412上。共享源极接触插塞412连接至源极区(未绘示)。接触窗422连接至汲极区(未绘示)。串选择线414a与串选择线414b分别与多个串选择晶体管栅极424耦接。每一串选择晶体管栅极424与两组位线组416连接，并且每一组位线组416被两个串选择晶体管栅极424控制。多个字线418配置于串选择线414b与接地选择线420之间。在图6中，当其中一个串选择晶体管栅极424为「0N」状态时，允许电流通过其所控制的两组位线组416 ;当其中一个串选择晶体管栅极424为「OFF」状态时，则可阻挡电流通过其所控制的两组位线组416。本发明的存储元件中，由于位线的三个面被串选择晶体管栅极包围(如图21、图41所示)，因此，当控制一组位线组416的两个串选择晶体管栅极424中的至少一个串选择晶体管栅极424为「OFF」状态时，可以减少漏电流。
[0078]综上所述，本发明提供的存储元件及其制造方法，可形成包围位线中导体层的三个面的串选择晶体管栅极，因此在进行存储元件操作时，可以有效地减少漏电流。本发明可应用于非易失性存储器、与非门闪存(NAND Flash Memory)等半导体元件的制造。并且其工艺能和现有工艺整合，成本低廉。
[0079]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储元件，包括: 多个位线组，配置于基底上，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸； 多个串选择晶体管栅极，每一所述串选择晶体管栅极与两组所述位线组连接，并且每一组位线组被两个所述串选择晶体管栅极控制，所述串选择晶体管栅极包括主体部与多个延伸部，所述延伸部由所述主体部延伸至每两条所述位线之间，且彼此相对设置； 多个电荷储存层，位于所述串选择晶体管栅极与所述位线之间；以及多个接触窗插塞，位于每一所述串选择晶体管栅极上，与所述串选择晶体管栅极电性连接。2.根据权利要求1所述的存储元件，其中所述串选择晶体管栅极具有鱼骨状剖面。3.根据权利要求1所述的存储元件，其中每一位线的三个面被所述串选择晶体管栅极包围。4.根据权利要求3所述的存储元件，其中每一位线的顶面、底面、以及第一侧壁被所述串选择晶体管栅极包围，并且每一位线的第二侧壁与介电层接触。5.一种存储元件的制造方法，包括: 在基底上形成叠层与硬掩模层，其中所述叠层包括交替堆栈的多个第一介电层与多个第一导体层； 图案化所述硬掩模层与所述叠层，以形成多个开口 ； 移除所述开口周边位于所述第一导体层之间的所述第一介电层，裸露出所述开口周边的所述多个第一导体层的部分表面； 形成电荷储存层，包覆所述第一导体层裸露的部分表面； 于所述基底上形成填入于所述开口中，并填入于所述多个第一导体层之间的第二导体层； 图案化所述第二导体层、所述硬掩模层、所述第一介电层、所述电荷储存层与所述第一导体层，以形成多个串选择晶体管栅极与多个位线组，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸，所述串选择晶体管栅极包括主体部与多个延伸部，所述延伸部由所述主体部延伸至每两条所述位线之间，并彼此相对设置；以及 在每一个所述串选择晶体管栅极上形成与所述串选择晶体管栅极电性连接的接触窗插塞。6.根据权利要求5所述的存储元件的制造方法，其中所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相对齐。7.根据权利要求5所述的存储元件的制造方法，其中所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相交错O8.一种存储元件的制造方法，包括: 在基底上形成叠层与硬掩模层，其中所述叠层包括交替堆栈的多个第一介电层与多个第一导体层； 图案化所述硬掩模层与所述叠层，以形成多个开口 ； 移除所述开口周边位于所述第一导体层之间的所述第一介电层，裸露出所述开口周边的所述多个第一导体层的部分表面； 形成电荷储存层，包覆所述第一导体层裸露的部分表面； 于所述基底上形成第二导体材料层，填入于所述开口中，并填入于所述多个第一导体层之间； 以所述硬掩模层为停止层，进行一平坦化工艺，移除部分所述第二导体材料层，于所述基底上形成第二导体层； 图案化所述第二导体层、所述硬掩模层、所述第一介电层、所述电荷储存层与所述第一导体层，以形成多个串选择晶体管栅极与多个位线组，每一组位线组包括在第一方向排列的多条位线，每一位线沿第二方向延伸，所述串选择晶体管栅极包括主体部与多个延伸部，所述延伸部由所述主体部延伸至每两条所述位线之间，并彼此相对设置；以及 在每一个所述串选择晶体管栅极上形成与所述串选择晶体管栅极电性连接的接触窗插塞。9.根据权利要求8所述的存储元件的制造方法，其中所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相对齐。10.根据权利要求8所述的存储元件的制造方法，其中所述开口沿第三方向排列为第一排与第二排，所述第一排的所述开口与所述第二排的所述开口在所述第二方向上互相交错O
【文档编号】H01L21/8247GK105845682SQ201510018162
【公开日】2016年8月10日
【申请日】2015年1月14日
【发明人】彭及圣
【申请人】旺宏电子股份有限公司