垂直型三维存储器元件及其制造方法
【专利摘要】本发明公开了一种垂直型三维存储器元件及其制造方法，该存储器元件包括存储器单元的一区块，存储器单元包括多个水平有源线的一叠层以及多个垂直切面，这些水平有源线例如是反及(NAND)串行通道线，垂直切面是被水平有源线所穿过并环绕水平有源线，以提供一环绕式栅极结构。一存储器薄膜是沉积于叠层中的水平有源线与垂直切面之间。本发明还提供一三维、水平通道、环绕式栅极NAND闪存。一种用以制造一存储器的方法涉及一支撑工艺。支撑工艺能够形成水平通道与环绕式栅极结构。
【专利说明】
垂直型三维存储器元件及其制造方法
技术领域
[0001]本发明是有关于一种高密度集成电路元件。特别是，本发明的实施例是提供一种制造方法以及一种高密度元件的结构。
【背景技术】
[0002]由于集成电路中元件的临界尺寸缩小至通用存储器单元技术的限制，设计者已发展出叠层存储器单元的多个平面的技术，以实现更大的储存容量，并且实现较低的位成本。举例来说，Lai 等人(“A Mult1-Layer Stackable Thin-Film Transistor (TFT)NAND-TypeFlash Memory, ” IEEE Int1 I Electron Devices Meeting, Il_13Dec.2006)以及 Jung 等人(“Three Dimens1nally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,，’IEEEInt' I Electron Devices Meeting, ll_13Dec.2006)揭露薄膜晶体管技术被应用于电荷捕捉式存储器技术。
[0003]在某些布置中，三维存储器元件包括多个棱线形的叠层，此叠层的半导体材料的多个条带是经由绝缘材料所分隔。举例来说，此半导体材料的条带是反及(NAND，以下以NAND称之)串行型的存储器单元的水平通道。包括三维垂直栅(3DVG，以下以3DVG称之)结构功能的一配置被描述于下面的图1。参照于2013年8月6日所颁布的US专利编号第8，503，213 号，其标题为 ΓMemory Architecture of 3D Array with Alternating MemoryString Orientat1n and String Select Structures」，发明人为 Shih-Hung Chen 与Hang-Ting Lue0
[0004]另一结构被描述于Katsumata 等人(“Pipe-shaped BiCS Flash Memory with16Stacked Layers and Mult1-Level-Cell Operat1n for Ultra High Density StorageDevices,，，2009Symposium on VLSI Technology Digest of Technical Papers,2009),提供电荷捕捉式存储器技术中NAND单元的垂直通道。描述于Katsumata等人的结构包括一垂直通道、一水平極极NAND,利用??圭-氧-氣-氧-??圭(S0N0S,以下以S0N0S称之)电荷捕捉式技术来创造于各个栅极/垂直通道界面间的储存位置。此存储器结构是以布置为NAND栅极的垂直通道的半导体材料的圆柱为基础，在相邻基板处具有一较低的选择栅极，在顶部具有一较高的选择栅极。多个水平字线是利用与圆柱相交的平面字线层而形成，于每一层形成一垂直通道与环绕式栅极(Gate-Al 1-Around, GAA,以下以GAA称之)单元。
[0005]在其它实施例中，垂直通道(或NAND位线)可设置于垂直型NAND串行配置的条带之间。例如，参照于2013年I月29日颁布(申请于2011年I月19日)的US专利编号第8，363，476 号，其标题为 ΓMemory Device, Manufacturing Method And Operating MethodOf The Same」，发明人为Hang-Ting Lue与Sh1-Hung Chen,其揭露内容是作为本发明的参考，如同本文所完全阐述。
[0006]已进行一些技术以改善三维阵列的结构以及制造其的工艺，例如，于2013年7月03日申请的US专利申请号第13/935,375号所揭露的内容，其标题为「DamasceneConductor for a 3D Device」，发明人为 Chia-Jung Chiu 与 Guanru Lee ;以及于 2013 年 9月17日申请的US专利申请号第14/029，305号所揭露的内容，其标题为「Conductor witha Plurality of Vertical Extens1ns for a 3D Device」，发明人为 Yen-Hao Shih 与Hang-Ting Lue ;其揭露内容是作为本发明的参考，如同本文所完全阐述。
[0007]高深宽比沟槽中(例如于3DVG结构、垂直型NAND结构以及其它高密度结构中所使用)，包括在棱线之间的垂直圆柱的导电线的形成可能需要复杂的图案化技术。利用沟槽技术形成的似棱线叠层可非常窄。然而，似棱线叠层在制造过程期间可能会弯曲或摆动(wiggle)。这些问题和其它与高密度叠层的形成有关的问题会使产量减少。
[0008]因此，希望能提供可于复杂的三维结构中使用的存储器单元技术以及用以读取存储器单元的字线与位线的形成的技术。
【发明内容】
[0009]本发明是描述一种存储器元件，包括存储器单元的一区块，存储器单元包括多个水平有源线的一叠层、多个垂直切面以及一存储器薄膜。垂直切面是被水平有源线所穿过并环绕水平有源线；存储器薄膜是在叠层中的水平有源线与垂直切面之间。
[0010]本发明是描述一介电电荷捕捉存储器单元，其可在用于这些单元的三维NAND阵列的区块结构中实现。存储器单元可包括一水平通道线、环绕水平通道线的一介电电荷捕捉结构以及环绕多层的介电电荷捕捉结构与水平通道线的一垂直式环绕式栅极结构。
[0011]本发明是描述一种用以制造一存储器的方法。此方法涉及一支撑工艺，且在任何特定次序下可包括下述步骤:
[0012](I)形成多个牺牲层与多个有源层交替的一叠层层，有源层可为形成于阵列当中的存储器单元中用作通道线使用的导体材料；
[0013](2)形成一第一孔洞阵列，第一孔洞阵列是延伸通过叠层层，以形成多个图案化的有源层，第一孔洞阵列中的多个孔洞是以行与列的方式排列，第一孔洞阵列可为决定形成于阵列当中的存储器单元中的通道长度的一项因素；
[0014](3)除去暴露于第一孔洞阵列的孔洞中的牺牲层的部份材料使一支柱阵列形成，支柱阵列延伸于图案化的有源层之间，支柱阵列以及图案化的有源层的组合提供一支撑结构；
[0015](4)以一存储器薄膜内衬(lining)于支撑结构中至少部分的图案化的有源层，存储器薄膜可为用于形成于阵列中的存储器单元的一多层的介电电荷储存结构。
[0016](5)在所述的内衬步骤之后，以一有源材料填充支撑结构，有源材料可为一掺杂半导体或其它用于形成于阵列中的存储器单元的字线所使用的导电材料；以及
[0017](6)形成一第二孔洞阵列，第二孔洞阵列是与第一孔洞阵列偏离，以切断第一孔洞阵列的孔洞之间被内衬的图案化的有源层在一字线方向上的多个延伸部分，以形成在一第一方向上延伸的衬里式(lined)的多个水平有源线，并使有源材料分隔为多个垂直切面，垂直切面是被衬里式的水平有源线所穿过。水平有源线可为用于形成于阵列中的存储器单元的水平通道(或NAND串行位线)。有源材料的垂直切面可为GAA字线，其环绕水平有源线。水平通道、GAA闪存单元的一三维阵列可使用本文所描述的工艺所制成。
[0018]更普遍地，是描述一种用于制造任何类型的一分层式集成电路结构的方法，包括形成包括一牺牲层于多个有源层之间的一叠层，并形成多个延伸通过叠层的孔洞，多个孔洞形成图案化的有源层。接着，除去暴露于孔洞阵列的孔洞中的牺牲层使一支撑结构形成的量，支撑结构包括图案化的有源层以及一支撑阵列，支撑阵列通过保留部分延伸于图案化的有源层之间的牺牲层来形成。孔洞可具有各种形状，且可被排列为各种图案，例如一有规律的阵列或一不规则的阵列。形状及排列取决于用于有源层所需的图案以及支撑所需的图案。如此一来，多个孔洞中的孔洞可为圆形、矩形、椭圆形或其它的形状。而且，多个孔洞可包括具有不同形状的孔洞。接着，在支撑结构形成的后，一材料或多个材料可被沉积在有源层之间，并围绕支撑结构的支撑。
[0019]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0020]图1是根据现有技术的一三维垂直型栅极NAND结构的透视图。
[0021]图2是于本文中所描述的制造过程中形成为一中间元件的一三维支撑(buttress)结构的透视图。
[0022]图3是于本文中所描述的制造过程的第一代表阶段中的一元件的透视图。
[0023]图4是于本文中所描述的制造过程的第二代表阶段中的一元件的透视图。
[0024]图5是于本文中所描述的制造过程的第三代表阶段中的一元件的透视图。
[0025]图6是图5中所示的元件的布局图。
[0026]图7是于本文中所描述的制造过程的替代性第三代表阶段中的一元件的透视图。
[0027]图8是图7中所示的元件的布局图。
[0028]图9是用于孔洞的一第一阵列的一掩模图案布局的视图。
[0029]图10是用于讨论在除去牺牲层的步骤中所使用的刻蚀工艺，形成如图5及图7中所绘示的一支柱阵列。
[0030]图11是于本文中所描述的制造过程的第四代表阶段中的一元件的透视图。
[0031]图12是根据一用以圆化如图11中所示的有源层的边缘的方法所形成的一元件的透视图。
[0032]图13A和图13B是根据另一用以圆化如图11中所示的有源层的边缘的方法所形成的元件的透视图。
[0033]图14是根据又另一用以圆化如图11中所示的有源层的边缘的方法所形成的元件的透视图。
[0034]图15是于本文中所描述的制造过程的第五代表阶段中的一元件的透视图。
[0035]图16是于本文中所描述的制造过程的第六代表阶段中的一元件的透视图。
[0036]图17是于本文中所描述的制造过程的第七代表阶段中的一元件的透视图。
[0037]图18是为了说明某些特征的目的而省略了存储器薄膜的一结构的透视图。
[0038]图19是图18中所示省略了存储器薄膜的结构的布局图。
[0039]图19A是图19中所示省略了字线条带的结构的布局图。
[0040]图19B和图19C是由图19A中所示的布局的线A_A’与B_B’的剖面图。
[0041 ] 图20是X-Z平面的剖面图，绘示贯穿一垂直切面字线的一环绕式栅极存储器单元阵列。
[0042]图21-图25绘示用于上述提及的孔洞的第一阵列的替代的布局图案。
[0043]图26绘示于本文中所描述的GAA存储器单元的多个剖面形状。
[0044]图27A和图27B绘示会被不具有垂直侧壁的孔型刻蚀所影响的存储器单元的通道宽度与通道高度。
[0045]图28A和图28B绘示结构的不同层中具有不同几何形状的存储器单元的一阵列的写入与擦除特性。
[0046]图29A和图29B绘示可以本文所描述的技术来实现的理想的写入和擦除特性。
[0047]图30绘示用于根据本文所描述的一实施例的环绕式栅极存储器单元的通道剖面形状。
[0048]图31是如本文所述的包含GAA的集成电路存储器、水平通道、NAND闪存的一简化图表。
[0049]图32是用于如本文所描述的一支撑结构为基础的一制造过程流程图。
[0050]【符号说明】
[0051]1:第一金属层
[0052]2:第二金属层
[0053]3:第三金属层
[0054]102?105、112?115:半导体条带
[0055]102B ?105B、112A ?115A:位线衬垫
[0056]109、119:串行选择线(SSL)
[0057]125-1 ?125-N:字线
[0058]126、127:栅极选择线(GSL)
[0059]128:源极线
[0060]201:硬掩模层
[0061]202a,202b,202c,202d,206a,206b,207a,207b:支柱
[0062]200-1 ?200-8:半导体层
[0063]203-1、203-2:牺牲层
[0064]204-1、204-2、210、211、212、451、452、501 ?505:(第一)孔洞
[0065]213:暴露的边缘与突出部分
[0066]214:氧化层
[0067]214-1、214_2:开孔
[0068]215:区域
[0069]215d:宽度
[0070]216:存储器薄膜
[0071]218:有源材料
[0072]220-1 ?220-4、304-1 ?304-4:(第二 )孔洞
[0073]250、251、252、253:延伸部分
[0074]260,261:箭头
[0075]270、271:通路
[0076]280,401 ?405、421 ?424、511 ?514:(存储器)单元
[0077]290:通道
[0078]310、311、312、400、510:字线切面
[0079]311a:字线条带区域
[0080]320:位线条带
[0081]320A、320B:截面
[0082]320x:通道区域
[0083]321:支撑区域
[0084]322:支撑支柱
[0085]410:通道区域
[0086]411:存储器材料
[0087]420:绝缘层
[0088]500:掩模
[0089]601 ?610:形状
[0090]611:列译码器[0091 ]612:稱接终立而
[0092]613:区块
[0093]614:源极线
[0094]615:总线
[0095]616:页面缓冲器
[0096]617:数据总线
[0097]619:状态机
[0098]623:数据输入线
[0099]624:其它电路
[0100]650:闪存阵列
[0101]625:集成电路
[0102]701:第一区块
[0103]702:第二区块
[0104]703:第三区块
[0105]704:第四区块
[0106]705:第五区块
[0107]706:第六区块
[0108]707:第七区块
[0109]708:第八区块
[0110]709:第九区块
[0111]A、B、C、D:层
[0112]CD_A?CD_D:(半导体条带)宽度
[0113]d、x:距离
[0114]dl、d2、Ll、L2:尺寸
[0115]r:半径
[0116]WA、WB:宽度
[0117]BL:位线
[0118]PB:距离
[0119]0E:过度的刻蚀
[0120]WL:字线
[0121]A-A \ B-B,:线
【具体实施方式】
[0122]请参照图1-图32，提供本发明的实施例的详细内容。
[0123]图1是于现有技术US专利编号第8，503, 213号中的一三维垂直型栅极NAND闪存阵列结构的透视图，其具有作为NAND串行位线的多层水平半导体条带，并具有与作为字线的条带相交的多个图案化导电线，字线的条带是垂直延伸于层间的条带叠层之间。图1中，图式中是省略绝缘材料，以暴露出另外的结构。举例来说，在棱线形叠层中是省略于半导体条带之间的绝缘层，并省略于半导体条带的棱线形叠层之间的绝缘层。
[0124]多层阵列是形成在绝缘层之上，并包括图案化的多晶硅层，多晶硅层提供与多个棱线形叠层共形的多个字线125-1.....125-N-1、125-N。多个棱线形叠层包括半导体条带
112、113、114、115。在相同平面上的半导体条带是经由阶梯状接触结构而电性耦接在一起。
[0125]阶梯状接触结构的位线衬垫112A、113A、114A、115A的尾端终止于半导体条带，例如半导体条带112、113、114、115。如图所绘示，位线衬垫112A、113A、114A、115A被电性连接至不同的位线，用以连接至译码电路，以选择阵列之中的层。位线衬垫112A、113A、114A、115A可在多个棱线形叠层被定义的同时被图案化。
[0126]阶梯状接触结构的位线衬垫102B、103B、104B、105B终止于半导体条带，例如半导体条带102、103、104、105。如图所绘示，这些位线衬垫102B、103B、104B、105B被电性连接至不同的位线，用以连接至译码电路，以选择阵列之中的层。这些位线衬垫102B、103B、104B、105B可在多个棱线形叠层被定义的同时被图案化。
[0127]在此配置中，任何给定的半导体条带的叠层不是耦接至位线衬垫112AU13A、114A、115A，就是耦接至位线衬垫102B、103B、104B、105B,但不同时耦接至位线衬垫112A、113A、114A、115A与位线衬垫102B、103B、104B、105B。半导体条带的叠层具有位线终端至源极线终端的方向，或源极线终端至位线终端的方向的两种相对方向中的一者。举例来说，半导体条带112、113、114、115的叠层具有位线终端至源极线终端的方向；而半导体条带102、103、104、105的叠层具有源极线终端至位线终端的方向。
[0128]一终端终止于阶梯状结构的位线衬垫112A、113A、114A、115A的半导体条带112、
113、114、115的叠层通过串行选择线(SSL)119、栅极选择线(GSL) 126、字线(WL) 125-1至125-N、栅极选择线(GSL) 127，另一终端终止于一相对应的源极线128。半导体条带112、113、114、115的叠层并未延伸到位线衬垫102B、103B、104B、105B。
[0129]一终端终止于位线衬垫102B、103B、104B、105B的半导体条带102、103、104、105的叠层通过串行选择线(SSL) 109、栅极选择线(GSL) 127、字线(WL) 125-N至125-1、栅极选择线(GSL) 126，另一终端终止于一相对应的源极线(图式中被其他元件所遮蔽而未绘示出)。半导体条带102、103、104、105的叠层并未延伸到位线衬垫112A、113A、114A、115A。
[0130]存储器材料的层自半导体条带112-115与102-105分隔字线125-1至125-N。栅极选择线(GSL) 126与127是与类似于字线的多个棱线形叠层共形(conformal)。
[0131]位线与串行选择线是形成在第一金属层1、第二金属层2与第三金属层3。
[0132]晶体管是形成在位线衬垫112A、113A、114A以及字线125-1之间。晶体管中，半导体条带(例如113)是作为元件的通道区域。串行选择线(SSL)栅极结构(例如119、109)是在定义字线125-1至125-N的相同步骤期间被图案化。一硅化物层可沿着字线、栅极选择线并越过串行选择线(SSL)栅极结构109、119的顶表面形成。此存储器材料层可作为晶体管的栅极介电质。这些晶体管是作为耦接至译码电路的串行选择栅极，用以在阵列之中选择特定的棱线形叠层。
[0133]第一金属层I包括平行于半导体金属条带的一纵向方向的串行选择线。这些第一金属层I串行选择线是经由层间连接器而连接至不同的串行选择线(SSL)栅极结构(例如109,119)ο
[0134]第二金属层2包括平行于字线的一横向方向的串行选择线。这些第二金属层2串行选择线是经由层间连接器而连接至不同的第一金属层I串行选择线。
[0135]这些第一金属层I串行选择线与第二金属层2串行选择线的组合给予一串行选择线讯号来选择半导体条带的一特定叠层。
[0136]第一金属层I也包括平行于字线的一横向方向的两条源极线。
[0137]第三金属层3包括平行于半导体金属条带的一纵向方向的位线。不同的位线是经由层间连接器而电性连接至与位线衬垫112A、113A、114A、115A及102B、103B、104B、105B连接的阶梯状结构的不同阶段。这些第三金属层3位线给予一位线讯号来选择半导体条带的一特定水平平面。
[0138]可包括一第四金属层(可称为第四金属层4，未绘示于图中)，用以连接外围电路至存储器阵列，例如驱动器、感测放大器、译码器、电压供应发电器等类似。
[0139]提供层间连接器(绘示于图中，但未标注)于图案化层之间的通孔中，以使连接器在节点之中，并使导电体在多个图案化导电层中以及使其它部件在元件之上。在图1所绘示的结构中，垂直型栅极结构是设置于每个条带的两侧上而形成存储器单元，其可具有双门栅极单元的特征，于通道条带的两侧上具有栅极。
[0140]绘示于图1中的多个棱线形叠层可利用一线型刻蚀图案而实现，其是经由刻蚀通过材料的起始叠层的一长沟槽而形成。在其它的方法中，可利用一孔型刻蚀图案来形成，孔型刻蚀图案中的孔洞图案是透过材料的起始叠层而被刻蚀。此两种方法各有其优点。参照于2013年09月17日所申请的US专利申请号第14/029，305号，其标题为「Conductor witha Plurality ofVertical Extens1ns for a 3D Device」,此申请案是作为本发明的参考,如同本文所完全阐述。
[0141]本文所描述的一支撑方法可用来形成围绕于通道条带的垂直型栅极结构。围绕于通道条带的栅极结构使存储器单元可具有GAA单元的特征，其栅极结构围绕于通道条带。一支撑方法可用于制作不包括GAA单元的结构。
[0142]图2是利用一支撑方法于三维水平通道GAA NAND结构的中间制造阶段期间的一元件的透视图。
[0143]在包括图2的许多图式中，X、Y和Z轴是作为参考。在所有图式中，X轴表示在区块范围内的字线结构的方向，Y轴表示在区块范围内的位线结构(NAND串行的通道条带)的方向，Z轴表示在区块中垂直于存储器单元的阶层或层(名义上为垂直方向)的方向。
[0144]图2绘示半导体层200-1至200-8的一叠层，及一重叠硬掩模层201。一孔洞图案通过硬掩模层201，并通过半导体层200-1至200-8的叠层。由于半导体层200-1至200-8于本文中是形成存储器单元的有源部件来使用，于本文中的半导体层200-1至200-8是指图案化的有源层。在3DVGNAND的情况下，半导体层是形成NAND串行的通道条带来使用，有时则意指NAND串行位线。这些有源层可包括其它半导体材料或导电材料、或可根据所形成的结构的目的(包括使用作为字线与位线)而使用来携带电流的有源材料的组合。代表性的材料包括多晶硅、掺杂多晶硅、单晶硅、金属硅化物、如钛(Ti)、钨(W)、钽(Ta)、钼(Pt)的金属以及如氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)的金属氮化物,其可单独使用或组合使用来作为有源层。
[0145]一支柱(例如202a、202b、202c、202d)的阵列是设置在半导体层200_1至200-8之中。每一支柱(例如202a、202b、202c、202d)是固定在一直立位置上(Z轴)，以作为有源层之间的支柱或支撑。支柱阵列中的支柱可包括绝缘材料或其它阻挡有源层之间电流的配置。代表性的材料包括如氧化娃、氮化娃、氮氧化娃、碳氧化娃(silicon oxycarbide,S1C)、氟氧化娃(silicon oxyfluoride, S1F)以及其它作为层间介电质的材料的绝缘材料，其可单独使用或组合使用而作为支柱。
[0146]如图2所示的支柱的结果元件作为一支撑结构，其可在所制造的存储器结构的位线、存储器层与位线的形成期间用于支撑图案化有源层。请参照以下图式，是描述如图2所示的一支撑结构的制造方法，并利用此支撑结构完成一存储器结构。
[0147]图3到图20绘示各方面可用于制造使用如图2所示的支撑结构的存储器元件的一制造过程。在图3到图20中，为了简化图式，仅有绘示二层与二或四个垂直孔洞。利用多层(在某些范例中为16、32或64半导体层)的存储器元件可以此方法形成。
[0148]图3绘示牺牲层203-1、203-2与半导体层200_1、200-2交替的一叠层。这些层可经由标准的沉积与层形成技术来形成。在此范例中，半导体层200-1、200-2是利用适合作为所形成的存储器单元中的通道使用的未掺杂或微掺杂硅而形成。以一代表性的结构来说，有源层可包括具有20至40纳米的数量级厚度的一多晶硅层，其是使用化学气相沉积工艺而形成。牺牲层可由具有50或70纳米的数量级厚度的一氧化硅层所组成，其是使用化学气相沉积工艺而形成。在此范例中，牺牲层203-1、203-2是使用二氧化硅形成，其是由于与有源层的兼容性以及相较于有源层材料的选择性刻蚀能力而被选择，如下所述的内容。因此，其它材料也可作为牺牲层，例如，当半导体层为硅时，可使用氮化硅作为牺牲层。牺牲层的材料的选择可取决于有源层的材料。作为牺牲层的材料并不导电，因而可作为有源层之间的绝缘支柱。
[0149]图4绘示在形成延伸通过叠层的孔洞204-1、204_2的阵列步骤之后的一制造阶段结构。在结构更为延伸的部分，孔洞阵列是以行列排列，于阵列之中的列的部分可视为在字线方向上(X轴)延伸，行的部分可视为在位线方向上(Y轴)延伸，且在字线方向上是偏离于彼此。参照图2将可更为容易观察到此孔洞阵列的配置。用以形成孔洞阵列的刻蚀可包括首先形成的一硬掩模层，并使用一光刻步骤图案化此硬掩模，接着使用此硬掩模，执行一高深宽比的孔洞刻蚀。对包括硅的半导体层以及包括氧化硅的牺牲层来说，一氮化硅层可形成于叠层的顶部上方，作为硬掩模的形成的刻蚀终止层。孔洞刻蚀可使用一脉冲等离子体刻蚀工艺来执行，例如通过脉冲射频(RF)辐射所激发的一异相性干法刻蚀工艺(利用氟源气体与的等离子体刻蚀，例如以即3及/或SF6作为主要刻蚀气体，以及利用碳源气体的等离子体刻蚀，例如以CH2F2、CH4作为附加气体)，以实现高深宽比的孔洞图案。
[0150]图5及图6是类似于图2展示的一支撑结构的透视图与平面视图，其是经由执行选择性地攻击牺牲材料的一刻蚀工艺所形成。此刻蚀工艺是穿过孔洞阵列而实施，并攻击叠层中的所有牺牲层。当牺牲层材料为氧化硅且有源层为硅时，刻蚀除去牺牲层材料，同时留下支柱，刻蚀可为原子层刻蚀(Atomic Layer Etching, ALE)或似ALE工艺,例如所谓的「SiCoNi」工艺(例如，参照US专利编号第8，501，629号，其揭露内容是作为本发明的参考，如同本文所完全阐述)或所谓的「Certas」工艺(例如，参照US专利编号第8，058，179号，其揭露内容是作为本发明的参考，如同本文所完全阐述)。并且，也可使用其它的湿法刻蚀工艺，如稀氣氟酸(Diluted Hydrofluoric Acid,DHF)或缓冲氧化物刻蚀(Buffered OxideEtch, Β0Ε)。取决于所使用的材料、目标结构的尺寸以及其它的因素，也可使用其它的选择性刻蚀工艺。
[0151]选择刻蚀工艺的时机或以其它的方式控制，使沿着经由孔洞阵列所定义的列及行的方向上所有的牺牲层皆被除去，同时留下于对角线上所在的区域的支柱(例如206a、206b)，对角线是经由阵列中四个相邻孔洞的周边之间最短的联机所定义。以下更详细地描述此图案。在图5和图6所绘示的范例中，支柱具有四个侧边的形态(参照图6中的206a)，几乎为一四点星形的形态，其可在除去牺牲材料以形成在列及行方向上的通路的步骤后，立即停止刻蚀工艺而产生。
[0152]图7及图8是类似于图2所示的一支撑结构的透视图与平面视图，其与图5、图6 —样，是经由执行选择性地攻击牺牲材料的一刻蚀工艺所形成。此刻蚀工艺是穿过孔洞阵列而执行，并攻击叠层中的所有牺牲层。选择刻蚀工艺的时机或以其它的方式控制是如以上描述内容并参照图5。在图7和图8所绘示的范例中，支柱具有一圆型的形态(参照207a、207b及图8)。结构可由相对于图5、图6的工艺过度刻蚀的一刻蚀工艺而产生。选择作为支柱的图案可经由与一特定制造过程及所形成的结构的需求相衬而决定。图7、图8的实施例提供支撑结构中材料的形成更多的空间，同时图5、图6的实施例在制造过程期间可提供更佳的结构支撑。
[0153]参照图6、图8，可描述于此范例中每一半导体层(例如半导体层200-1)的结构的特征。半导体层在具有四个延伸部分的一支撑区域中具有一支柱(206a、207a)。两图式中，虽可理解其特定的结构可能不同，然为便于说明，延伸部分是给予相同的参考标号。从支柱206a或207a的支撑区域的四个延伸部分包括延伸部分250与251，其是沿着位线方向的一线以0°及180°延伸，如箭头260所表示。从支柱206a或207a的支撑区域的四个延伸部分包括延伸部分252与253，其是沿着字线方向的一线以90°及270°延伸，如图6中的箭头261所表示。在位线方向上的延伸部分250与251是作为在这些延伸部分上的存储器单元中的通道区域。一同沿着位线方向的这些延伸部分在三维快闪结构中，形成可为NAND串行位线或通道的一半导体条带。沿着字线方向的延伸部分252与253是在随后的一工艺步骤或随后的多道工艺步骤中被切断。
[0154]图9和图10的目的是用于解释用以形成如图5-图8中所示支柱的刻蚀工艺参数。图9是在硬掩模层201中的孔洞阵列的布局视图，绘示所形成的结构孔洞之间的间隔以及位线间距。在此范例中，阵列中的孔洞包括孔洞210、211、212，其为圆形并具有相同的半径r0字线方向上(X轴)的孔洞之间的距离d是与位线方向上(Y轴)的孔洞之间的距离d相同。在孔洞210与孔洞212的中心之间所取得的对角线，其亦为在孔洞周边上最近点之间的联机，此对角线具有两倍的半径r加上距离X的长度，其中距离X是与孔洞210、212的圆周上最近点之间的距离相等。距离X须大于距离d至少沿着所形成的支柱的对角线的宽度。
[0155]因此，如图10所绘示，一刻蚀工艺可用于使牺牲材料除去一距离PB，距离PB是垂直于孔洞圆周的切线。如范例所绘示，此距离PB产生过度的刻蚀(OE)，此足以根据所形成的结构的需求在字线方向上形成一宽的通路，并在位线方向上形成一宽的通路。然而，距离PB是小于图9所绘示的距离X的二分之一。如此产生了一区域215，且一支柱是形成在区域215中，区域215在对角线上具有一宽度215d，此宽度等于(x_2XPB)。如上所述，关于图8，其进一步的过度刻蚀可使支柱产生圆形的轮廓，也减少了支柱的直径。
[0156]刻蚀工艺的结果，可形成如图5、图7所示的一支撑结构。
[0157]如上所述，半导体层200-1与200-2是在此范例中使用，以在存储器结构中形成通道条带或NAND条带位线。对于某些类型的存储器材料，是希望能至少在经由孔洞阵列所暴露出的边缘上执行一工艺，以圆化半导体层200-1与200-2的边缘。图11、图12、图13A、图13B及图14的目的是用于绘示圆化边缘的不同技术。
[0158]图11绘示在圆化图9的结构的边缘的步骤后的结构。图7的参考标号在图11中也提供相对应的结构。然而，在选择性地圆化半导体层的边缘的圆化工艺(roundingprocess)之后，孔洞之间的材料延伸部分的通道的剖面(例如于通道290中所见)是被圆化。使所形成的存储器单元的通道剖面具有圆型的轮廓，其可改善于读取、写入及擦除过程期间的电场分布。
[0159]图12中绘示用以形成圆形边缘的技术。在此技术中，图4所绘示的阶段的结构被暴露至一氧化环境，使半导体层氧化。在此范例中，半导体层包括硅，牺牲层包括二氧化硅，半导体层所氧化的暴露区域(例如214)也包括氧化硅。此情况中，于除去牺牲层的刻蚀工艺期间，氧化层214亦被除去，留下类似图11所示的圆形边缘。
[0160]图13A及图13B绘示另一用以圆化边缘的工艺。在图13A及图13B的工艺中，由类似于图4中所示的结构开始，是执行一刻蚀工艺，以略为回刻蚀牺牲层，留下半导体层200-1,200-2中所暴露的边缘(例如213)。接着，如图13B所绘示，执行此工艺以氧化半导体层200-1、200-2暴露的边缘与突出部分213而形成一氧化层214。在此范例中，半导体层包括硅，牺牲层包括氧化硅，半导体层(例如200-1)的氧化层214也包括氧化硅。此情况中，于除去牺牲层的刻蚀工艺期间，氧化层214亦被除去，留下类似图11所示的圆形边缘。
[0161]图14绘示又另一用以圆化边缘的工艺。在图14的范例中，由类似于图13A中所示的一结构开始，留下半导体层200-1、200-2中暴露的突出部分(例如213)，并在牺牲层的面前执行选择性地刻蚀半导体层的一工艺。可选择性地圆化硅层的一范例工艺是一 HNA系统(HF:Nitric =Acetic)的硅的等向性湿刻蚀，其是硝酸与氢氟酸的组合，并添加有醋酸或氟化铵作为缓冲液。其可直接对边缘进行圆化，使图案化半导体层中的通道290被圆化。在其它方法中，结构可进行除去少量牺牲层的多个反复的循环，接着在每循环中以等向性湿刻蚀的方式略为圆化所暴露的半导体。
[0162]往回参照图2、图5及图7，除去牺牲材料并同时留下支柱阵列，使连通于列上孔洞间的有源层之间形成列通路，并使连通于行上孔洞间的有源层的有源层之间形成行通路。孔洞是留下了一开口，在后续的步骤中，使导电材料或半导体材料的沉积可在此开口中完成，当沿着孔洞之间联机的牺牲材料已完全被除去或已被除去某种程度时，通路可说是连通于孔洞间的桥梁。
[0163]图15绘示在实施存储器薄膜216之后，使的至少沿着在执行存储器单元的区域中(例如图6、图8的250、251)的表面上内衬(line)于支撑结构的一工艺阶段。存储器薄膜216的形成至少于半导体层中产生一信息储存结构于通道区域上。如范例所绘示，存储器薄膜216内衬于支撑结构的所有表面，包括每一半导体层的顶侧和底侧上的表面、支撑支柱的表面以及作为通道条带的表面。为了便于绘制，存储器薄膜216是绘示为一单一层，如图15中所示。在一闪存的实施例中，存储器薄膜216是一多层的介电质结构，包括一隧穿层(tunneling layer)、一电荷捕捉层(charge trapping layer)以及一隔离层(blockinglayer)。在某些被称为BE-SONOS的实施例中，介电电荷储存层中的隧穿层可包括厚度小于约2纳米的一第一氧化硅层、厚度小于约3纳米的一氮化硅层以及厚度小于约3纳米的一第二氧化硅层。电荷捕捉层可包括一具有厚度约5至7纳米的氮化硅层。隔离层可由一具有厚度约5至8纳米的氧化硅层所组成。在一代表性的实施例中，一 BE-SONOS电荷捕捉结构例如是利用具有15至25纳米之间的一组合厚度，或更具体地可使用约20纳米的厚度。原子层沉积技术在能充分保形的某种程度上可用于形成BE-SONOS电荷捕捉结构，使均匀的存储器层可至少在所形成的存储器单元的通道区域中建立。一范例工艺是等离子体辅助原子层沉积(Plasma Enhanced Atomic Layer Deposit1n,PEALD),其是使用典型的PEALD工艺气体以及仪器，同时实现改善的地形覆盖性及优异的厚度控制。举例来说，一 PEALD氮化石圭工艺是将娃晶圆暴露至由氮气等离子体曝光、气体净化(gas purging)、非等离子体活化石圭烧曝光(non-plasma activated SiH4exposure)及气体净化所组成的一系列反复工艺所构成。在一范例中，是实现一 0N0电荷捕捉结构。此0N0结构可使用半导体层的第一氧化作用以形成隧穿层氧化物、在隧穿层之上使用一氮化硅的原子层沉积技术以形成电荷捕捉层以及利用氮化硅的氧化作用以形成隔离层而实现。
[0164]在替代的实施例中，隧穿层可由一单一层氧化硅所组成。并且，在替代的实施例中，隔离层可由一氧化钽层、一氧化铝层、其他材料或可使用的材料的组合所组成。
[0165]各式各样的电荷捕捉结构可作为存储器材料。并且，也可使用其它类型的存储器材料。举例来说，实施例可使用过渡金属氧化物或其它可编程的电阻材料作为存储器薄膜216。
[0166]存储器薄膜216的层必须够薄，使开孔214-1、214_2成为垂直方向上排列的孔洞阵列中的孔洞204-1、204-2的一部分填充后的结果，且使在字线方向上穿过支撑结构的通路(例如270)未完全封闭，但留下足够的间隔以沉积一有源材料，有源材料为例如适合用于三维NAND中提供字线结构的材料。可使用的代表性有源材料包括掺杂多晶硅、金属、金属氮化物、金属硅化物以及硅、硅化物、金属的组合。某些实施例中，在位线方向上的通路(例如通过区域的271)也保持在至少部分开放的状态。通路的尺寸是取决于许多因素，包括孔洞阵列中的孔洞204-1、204-2的几何形状、在位线以及字线两线方向上的孔洞之间的间隔、存储器薄膜216的厚度、转变为半导体材料的层间距离的牺牲层的厚度、半导体材料的层的厚度等等。
[0167]图16绘示在沉积有源材料218至如图15所示的开孔(例如214_1、214_2)及通路(例如270、271)之内的步骤后的一工艺阶段。在此范例中，有源材料可包括一字线材料，如多晶硅，其是利用支持高深宽比孔洞填充料的一工艺来沉积。代表性的工艺可为原子层沉积(Atomic Layer Deposit1n, ALD)技术，例如氧气自由基辅助(hydrogenradical-enhanced)ALD或等离子体辅助ALD。沉积有源材料218的结果,使支撑结构由有源材料的三维矩阵所填充，其是透过于沉积存储器薄膜216之后保留的垂直开孔(例如214-1,214-2)及水平通路(例如270,271)而连接。
[0168]图17绘示执行穿过所填充的支撑结构的第二孔洞(220-1、220-2、220-3、220-4)的阵列的图案化刻蚀的一工艺阶段。所填充的支撑结构中的材料包括有源材料218(例如用于字线的多晶硅)、存储器薄膜216(例如0N0)及半导体材料的层的材料(例如用于通道的多晶硅)。参照图6、图8，第二孔洞阵列是与平行于Y轴的一线上的第一孔洞阵列偏离，以切断字线方向上的图案化半导体层的延伸部分，例如在半导体材料的层之中的延伸部分252、253。并且，在所绘示的坐标系统的X-Z平面上，第二孔洞阵列也将有源材料218的矩阵划分为一组单独的垂直切面，当存储器薄膜沉积在之间，其是被半导体层的位线方向上的延伸部分(例如图6、图8的250、251)所穿过。结构在有源材料垂直切面的交叉点处及在位线方向上半导体层的延伸部分产生一存储器单元(例如280)。如图17所示，存储器单元在水平通道上具有一环绕式栅极(Gate-Al 1-Around，GAA)结构，存储器薄膜216环绕半导体层中的通道290，且字线材料的垂直切面环绕存储器薄膜。
[0169]图18、图19提供省略存储器薄膜216后的结构的透视图，如此可更容易地观察NAND位线条带与字线切面。其绘示了三个字线切面310、311、312，其中切面310、312是于中间处裁切，以示出剖面形状。如图所示，图案化有源层中的通道线(例如位线条带320)穿过垂直切面312。图19绘示位于位线条带的支撑区域321的支撑支柱(例如322)的结构平面视图，位线条带包括暴露的支撑区域321。孔洞304-1、304-2、304-3、304-4对应至图17的孔洞220-1、220-2、220-3、220-4，并切断于半导体材料的层的字线方向上的延伸部分，及在位线方向上的字线材料的延伸部分，如上所述的内容。如此一来，半导体层的剩余部分包括多个可为NAND串行的半导体条带的叠层。有源材料的剩余部分包括多个字线材料的切面，其中半导体条带延伸通过字线材料，且在三维阵列中，字线材料环绕在半导体条带中所形成的存储器单元的通道区域。
[0170]图19A采用图19的布局，并省略了字线切面310、311、312，其绘示位线条带(例如位线条带320)的形状的上视图。图式中将字线切面311从字线条带区域311a省略。位线条带320包括一通道区域320x在字线条带区域311a中。所绘示的范例中,位线条带的侧边在通道区域(例如320x)中并非笔直的，由于形成过程中所使用的孔洞的形状而可为拱形的或具有其它切口轮廓的形状。由于此形状，位线条带具有波状起伏(undulating)状的侧边，且在靠近字线条带区域311a的中心处的截面(取自线A-A’ )相较于在靠近字线条带区域311a的边缘处的截面(取自线B-B’)还要更为狭窄。图19B绘示截自于线A-A’的位线条带320的截面320A，其被存储器薄膜216与字线切面311所环绕。如图所示，位线条带在靠近字线条带区域的中心处的截面320A的宽度被标示为WA。图19C绘示截自于线B-B’的位线条带320的截面320B，其被存储器薄膜216与字线切面311所环绕。如图所示，位线条带在靠近字线条带区域的边缘处的截面320B的宽度被标示为WB。宽度WA实质上是小于宽度WB。而且，图19B、图19C中所示的字线切面311是环绕并与截面320A及截面320B中的存储器薄膜的外表面共形，如此形成一环绕式栅极(GAA)单元。
[0171]图20是如图17所示对应于X-Z表面的剖面视图，其是截自于三维阵列中的X-Z平面，其三维阵列通过形成在基板的一绝缘层420上方的一字线切面400是具有八层的存储器单元。图中，存储器单元包括在一第一叠层的第一及第二层之中的单元401及402、在一第二叠层的第四层之中的单元403、在一第三叠层的第六层之中的单元404、以及在一第四叠层的第八层之中的单元405。这些单元包括一通道区域在一半导体条带中，并包括由字线切面400中的字线材料所环绕的一存储器薄膜。关于单元401，通道区域410被绘示为圆形，且存储器材料411环绕此圆形通道区域410。为简化起见，所有的单元尺寸在图标中被绘示为相同的尺寸。图中示出了支撑结构可用以形成具有多层的一高密度的环绕式栅极结构。
[0172]图21-图25绘示第一孔洞阵列的各种配置，其对应至图4的孔洞204_1、204_2。在第一孔洞阵列中的孔洞可取决于存储器单元结构和元件中其它使用支撑件来实现的结构，以及在支撑结构中的支柱形状。各个图示绘示出一掩模500，其定义孔洞的形状。图21中，孔洞501是椭圆形的。尺寸L2定义孔洞中心至孔洞周边在位线方向上的距离。尺寸LI定义孔洞中心至孔洞周边在字线方向上的距离。尺寸dl定义阵列中的孔洞周边之间在字线方向上的距离。尺寸d2定义阵列中的孔洞周边之间在位线方向上的距离。尺寸X定义阵列中的孔洞周边之间在对角线方向上的距离，阵列中的孔洞是在位线方向上一列隔着一列、在字线方向上一行隔着一行的方式隔开。尺寸LI和L2可决定阵列结构中的通道长度和位线宽度。根据一特定的实施方式，尺寸dl和d2的值可相等或不相等。这些尺寸会影响支撑结构的支柱形成所需的刻蚀时间量。尺寸X必须大于dl与d2的总合至少所形成的支柱直径。这些相同的尺寸是标记在图21-图25中的每一个范例。
[0173]图22中，孔洞502是方形或菱形，可根据一特定的实施方式而调整其的尺寸。图23中的孔洞503是一星形图案，其尺寸可被调整。图24中的孔洞504是六边形，其尺寸同样可因调整存储器单元结构及其它阵列外观的目的而被调整。图25中的孔洞505是已被旋转的多边形。其尺寸以及旋转的量可因调整存储器单元结构及其它阵列外观的目的而被调整。
[0174]所绘示的支撑结构包括一第一孔洞阵列，其具有相同的尺寸，这对存储器单元阵列来说是理想的，如此使得单元的操作能够尽可能地一致。其它的结构中的存储器单元区块，如图1所示的区块，也可使用支撑结构形成。
[0175]举例来说，图1中所示的栅极选择线(GSL) 127、126可由使用支撑结构形成的一栅极选择线(GSL)切面所取代。栅极选择线(GSL)切面可比字线切面厚，使所产生的栅极选择线(GSL)晶体管相较于存储器单元具有较长的通道长度。例如，较厚的切面可在栅极选择线(GSL)切面的所在之处，使用第一孔洞阵列中在通道长度维度上(Y轴)延伸的孔洞来实现。
[0176]同样地，例如图1中所示的串行选择线(SSL)119、109可由使用支撑结构形成的一SSL切面所取代,并通过第二孔洞刻蚀或分离图案化刻蚀(separate pattern etch)划分为单独的栅极结构。SSL切面可比字线切面厚，使所产生的SSL晶体管相较于存储器单元具有较长的通道长度。例如，较厚的切面可在SSL切面的所在之处，使用第一孔洞阵列中的延伸孔洞来实现。图1中所示的源极线结构也可根据特定的实施方式，使用分离图案(separatepattern)及接触形成(contact format1n)工艺来实现。
[0177]位线衬垫(例如图1的102B、103B、104B、105B)可使用半导体层形成，并视需求在第一及第二孔洞刻蚀期间进行图案化，利用阶梯(stairstep)工艺以作为层间导电体。
[0178]图21-图25所讨论的第一孔洞阵列的形状是控制所形成的存储器单元的几何形状以及阵列区块中的其它结构的一项因素。另一因素有关于半导体层的厚度以及所执行的圆化工艺。参见图17，存储器单元280的截面形状可为椭圆形，椭圆在区块中的垂直轴(Z轴)上为长轴。
[0179]图26绘示存储器单元的各种截面形状。形状601相似于图17中所绘示的形状。其可以字线方向上的孔洞之间的距离相对小于半导体层的厚度，并在沉积存储器层之前执行一圆化工艺的方式形成。形状602也是一垂直排列的椭圆，但比形状601略宽。其可以字线方向上的孔洞之间的距离相对大于用以形成形状601的距离的方式形成，但仍小于半导体层的厚度。并且，圆化工艺可以在更短的时间内执行。形状603及604可以孔洞之间的距离相等的方式形成，但形状603的圆化程度较大，形状604的圆化程度较小。形状605代表一圆形的截面，其孔洞之间的形状以及半导体层的厚度几乎是相等的，圆化工艺的结果使之成为圆形的形状。形状606可使用如同形成形状605的孔洞的相同配置所制成，但圆化的程度较小，因此形成一圆化的方形(rounded square)截面。形状607至610绘示孔洞之间的距离大于半导体层的厚度的实施例，其截面形状是在水平方向上延展。形状607是一相对勻称的椭圆。形状608是一圆化的矩形(rounded rectangle),其是使用与形成形状607大致相同的起始条件所形成，但圆化程度较小。形状607可以一有源层的厚度明显较孔洞之间的距离薄的方式形成，并进行圆化以形成椭圆。形状610类似于形状607及608，其圆化的量只有影响结构较小的边缘部分。
[0180]存储器单元的截面形状，例如图26中所示的形状，可根据存储器材料的类型以及所应用的写入及擦除的操作而调整。举例来说，经由截面形状所控制的存储器结构的一项特征，是在字线与存储器层外表面间的界面上以及在存储器层内表面与通道间的界面上的电场的相对强度。经由施予一偏压于环绕式字线结构与元件通道区域之间所产生的电场，于靠近截面圆化部分的通道表面的强度是大于直线部分。并且，对于通道直径小于存储器层外直径的结构，其相对差异较大。
[0181]图27A是半导体层的一叠层的简图，包括层A、层B、层C及层D，孔洞451、452已穿过其中形成，孔洞451、452对应至上述所讨论的第一孔洞阵列。理想的状况是孔洞具有完全垂直的侧壁。然而，对于高深宽比的结构，侧壁可具有一微小的角度，如图所示。因此，每一层孔洞间的半导体条带宽度(标注为CD_A、CD_B、CD_C、CD_D)都有些许的不同。在底部孔洞的宽度CD_D是略宽于顶部孔洞的宽度CD_A，在两者之间具有些微的差异。执行上述的支撑工艺(buttress process),并圆化半导体层,如此可形成如图27B所示的截面。如图所示，存储器单元(层A中的421、层B中的422、层C中的423与层D中的424)具有不同的截面形状和不同的宽度。然而，存储器单元的高度几乎是相同的。这些差异可使存储器单元结构在写入与擦除操作时具有性能上的差异。
[0182]虽未绘示出，沿着一通道条带的存储器单元结构可通过调整第一孔洞阵列中的孔洞之间的间隔，调整通道宽度尺寸，例如沿着具有较宽的通道宽度的一列上使用较小直径的孔洞。举例来说，沿着结构一层中的一水平通道条带的NAND单元可在接近串行的GSL端具有较宽的通道宽度，而在接近串行的SSL端具有较窄的通道宽度,反之亦然。
[0183]举例来说，图28A绘示传统上进行写入操作时，从一初始低临界状态至一高临界状态的临界电压分布，单元在初始低临界状态下具有相对紧密的分布，层D、层C、层B及层A在高临界状态下具有逐渐增加的临界电压分布。图28B绘示传统上进行擦除操作时，从一初始高临界状态至一低临界状态的临界电压分布，单元在初始高临界状态下具有相对紧密的分布，层D、层C、层B及层A在低临界状态下具有逐渐减小的临界电压分布。在写入与擦除表现上的这些变化限制了阵列的数据储存的极限，且可能需要更复杂的写入与擦除算法来使临界分布均等。
[0184]图29A、图29B绘示于进行写入与擦除操作时更为理想的特性。如图29A所示，理想的状况是使所有层中的单元在写入操作时使一较低的初始状态至一较高的状态的临界值增加，并具有更为紧密的分布，如图所示。同样地，图29B绘示于进行擦除操作时更为理想的特性，或其它用以降低临界值的操作，使得分布更为紧密。
[0185]图30绘示支撑结构为何可用以调整存储器单元的操作特性，以达成图29A、图29B所示的特性。图30中，存储器单元的一叠层是以通过一字线切面510的方式示出。存储器单元的叠层包括层A中的存储器单元511、层B中的存储器单元512、层C中的存储器单元513及层D中的存储器单元514。存储器单元的操作与结构已通过改变半导体层的厚度来调整。在此范例中，半导体层的厚度从最下层D往最上层A有些微的增加。由于孔型刻蚀的倾斜度(slope)，使存储器单元514具有大于单元513、512、511的宽度的一宽度，如上述参照图27A、图27B所讨论的内容。然而，存储器单元514具有小于单元513、512、511的至少一者、或者所有的单元513、512、511的一深度。因此，调整存储器单元的电性可用以达成如图29A、图29B所示的写入与擦除的特性。半导体层、或其它类型的有源层的厚度的改变量可根据经验来决定，或例如可以进行模拟的方法来决定。
[0186]因此，本技术的实施例包括存储器单元，其在垂直维度上(高度)具有不同的厚度，并在水平维度上(宽度)具有不同的厚度，其差异是大于根据一般的工艺变量所产生的差异，且具有使存储器单元在进行写入与擦除操作之一者或两者时的电性标准化为一个量的趋向，改善了阵列的数据储存的极限或写入、擦除的速度。
[0187]图31是一集成电路625的简易区块图，包括一闪存阵列650，其是由环绕式栅极(GAA)、水平通道、NAND闪存所构成。在某些实施例中，闪存阵列650是一三维存储器，并包括多层单元。一列译码器611被耦接至闪存阵列650中的多个字线、串行选择线与接地选择线(通过耦接终端612连接)。区块613中的一层/行译码器被耦接至一组页面缓冲器616,在此范例中是通过数据总线(data bus) 617连接,并稱接至总体位线(global bitlines)与源极线614。地址(addresses)是在总线615上提供至层/行译码器(区块613)与列译码器(区块611)。数据是经由数据输入线623从集成电路上的其它电路624(例如包括输入/输出端口 )提供，例如一通用用途处理机(general purpose processor)或特殊用途应用电路(special purpose applicat1n circuitry)、或经由闪存阵列650提供系统单芯片(system-on-a-chip)功能性的模块的组合。数据是经由数据输入线623提供至输入/输出端口或至其它在集成电路625内部或外部的数据目的地。
[0188]一控制器(此范例中是作为一状态机619)提供讯号来控制所产生或透过电压供应电路提供的偏压配置供应电压(bias arrangement supply voltages),以实现各种操作，包括擦除、写入及读取。控制器可使用本领域已知的特殊用途逻辑电路(special-purpose logic circuitry)来实现。在替代的实施例中，控制器包括一通用用途处理机，其可在相同的集成电路上实现，并执行一计算器程序来控制元件的操作。在又一其它的实施例中，可利用特殊用途逻辑电路与通用用途处理机的组合来作为控制器。
[0189]图32是三维水平通道GAA存储器区块形成的基本步骤流程图。在流程图的第一区块(701)中，半导体与牺牲层交替的一叠层是形成在一基板上方。半导体层的厚度可例如为约20纳米。对于高密度元件来说，较佳地，厚度可相对地薄，例如为约10纳米，以善用环绕式栅极结构更为强烈的电场增强效果。如此一来在某些实施例中，半导体层可在10纳米或更小的数量级。某些情况中，对于电阻较低的半导体条带(较高的单元电流)来说，较佳地，厚度可相对地厚，例如为约30纳米，以减小环绕式栅极结构过度电场增强效果的读取干扰。如此一来在某些实施例中，半导体层可在30纳米或更高的数量级。由于这些因素(元件材料、元件尺寸、操作条件)将会影响最终的元件表现，因此优化的半导体厚度将取决于最终的元件表现。在又一其它实施例中，层的厚度为因应元件表现的调整而有所改变。举例来说，较低的层可具有约10纳米的一厚度，同时较高的层可具有约20纳米的一厚度。
[0190]牺牲材料的层应大于所形成的存储器材料的厚度的两倍，以提供更多的空间去形成元件。如此一来在一范例中，牺牲材料可包括具有约50纳米的厚度的一氧化硅。
[0191]在流程图的第二区块(702)中，是图案化一第一孔洞阵列。孔洞的直径与形状可根据上述所形成的一特定结构的需求而调整。在一范例中，孔洞可为圆形并具有在60至80纳米的范围内的一直径。在其它实施例中，孔洞阵列可具有任何合适的形状的孔洞，并包括具有不同形状的孔洞在相同的阵列中，包括圆形、椭圆形、菱形等等。孔洞之间的间距可为确定存储器单元通道宽度的一项因素，且可在例如10至30纳米的范围内。孔洞阵列的刻蚀轮廓应尽可能地垂直，以提供更一致的存储器单元结构。环绕式栅极存储器单元的通道大小(NAND串行位线大小)是取决于孔洞之间的间距以及半导体层的厚度。
[0192]在流程图的第三区块(703)中，是执行一穿透孔洞的选择性刻蚀，以除去牺牲材料，同时留下支撑支柱及在底部图案化有源层之下的支撑支柱，如上所详细讨论的内容。所产生的支撑结构包括垂直通过孔洞以及在支柱之间水平地在位线与字线方向上的通路，字线材料可沉积在其中。
[0193]在流程图的第四区块(704)中，可执行一用以圆化半导体层边缘的工艺，特别是在存储器单元通道区域中。各种用于实现此圆化的工艺已描述于上方。存储器单元通道的圆化对存储器单元阵列的电场增强特性可具有重大的影响。
[0194]在流程图的第五区块(705)中，存储器材料是形成在支撑结构之中。针对一 NAND闪存，存储器材料包括一多层介电电荷捕捉结构，例如是一 BE-SONOS结构、一 ONO结构、一MANOS结构或其它的电荷捕捉技术。在一范例中，一 BE-SONOS结构是以具有约20纳米的一标称厚度的方式而形成。
[0195]在流程图的第六区块(706)中，例如是掺杂多晶硅或其它有源材料的字线材料是填充在形成存储器薄膜之后还保留在支撑结构中的通路中的孔洞之内。在此阶段，字线材料可填充在穿过支撑结构的字线与位线两方向上延伸的通路，并完全环绕在图案化半导体层上方的存储器薄膜。
[0196]在流程图的第七区块(707)中，是图案化一第二孔洞阵列，其是在平行于位线方向的一线上与第一孔洞阵列偏离，以切断在位线方向上延伸的通路中的字线材料，因此形成垂直切面或壁面，垂直切面或壁面是作为环绕式栅极字线，并经由水平有源线(在此范例中是NAND串行位线)所穿过。第二孔洞阵列也切断在字线方向上延伸的半导体层的延伸部分，因此隔离了每一层中沿着NAND串行的半导体材料的单独条带。在此工艺范例中，支撑结构的支柱持续沿著作为NAND串行的通道线的半导体材料的条带分布，并在存储器单元之间的区块结构部分中相邻的层中的半导体材料的单独条带之间延伸。
[0197]在所绘示的范例中，第二孔洞阵列中的孔型刻蚀直径可例如在40至60纳米的数量级，以分隔存储器实施例中的位线与字线。至少在存储器单元区域中的第二孔洞阵列中的孔洞大小是取决于位线尺寸与环绕式栅极字线大小。第二孔洞阵列可具有任何合适的形状的孔洞，并包括具有不同形状的孔洞在相同的阵列中，包括圆形、椭圆形、菱形等等。在某些实施例中，可对第二孔洞阵列进行额外的加工处理，视需求进行例如是再氧化、字线或通道的多晶硅的修整、存储器材料的修整等等。
[0198]在流程图的第八区块(708)中，需要完成于存储器单元区块的其它形成步骤，包括制作SSL结构、GSL结构、源极线接触及位线衬垫。此外，亦提出这些需要完成周边电路的步骤。当然，针对特定制造顺序的目的，这些用于完成区块中其它形成及周边电路的额外步骤的顺序是可选择的。
[0199]在流程图的第九区块(709)中，是进行后端工艺(Back End Of Line，BE0L)步骤。这些步骤是提供来使图案化金属层与其它需要完成集成电路的结构重叠。
[0200]本文的技术包括使用两道孔洞图案化步骤穿过有源层(例如半导体)与牺牲层(例如绝缘体)交替的一叠层的工艺，以定义具有水平通道及垂直栅极的一垂直型存储器元件的位线与字线两结构。第一孔洞图案化步骤可定义每一单元的「存储器单元大小」或通道长度及宽度，避免可能导致线性弯曲或摆动问题的高深宽比线型刻蚀。
[0201]本文所述的技术包括使用一高选择性的等向性刻蚀的工艺，以除去部分的牺牲层，同时留下一支柱阵列，其与有源层形成一用以在随后的工艺期间撑持住结构的支撑结构，以形成一 GAA结构。
[0202]一圆化工艺也可在绝缘支撑结构形成的之前或之后执行，使存储器单元通道形成一圆化形状，其可为元件表现的一显着因素。
[0203]接着，将用以形成字线的存储器材料(例如0N0)与导电材料(例如多晶硅)填充进入第一孔洞图案内，以形成GAA结构。
[0204]第二孔洞图案化步骤使连接位线与字线导电材料的有源层中的延伸部分分离，以形成字线。因此，可形成一水平通道阵列及GAA NAND快闪单元。并且，也可使用如上述提及用以形成各种阵列类型的其它类型的存储器材料。
[0205]根据两次的孔洞图案化步骤，存储器单元可形成紧密的面积4F2，请配合参照图9，其中4F2= (2F) 2= (2r+d) 2，2F为其中一孔洞的直径2r与两孔洞之间距离d之和的特征尺寸。
[0206]对一水平通道、环绕式栅极闪存单元进行说明。此存储器单元结构可在一单一的二维阵列中实现，或是作为一三维存储器结构的基础。二维阵列与三维存储器结构可包括一水平通道及环绕式栅极NAND阵列。制造方法及阵列结构可应用于其它类型的存储器技术，例如以可编程的电阻存储器材料取代介电电荷捕捉存储器材料。
[0207]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储器兀件，包括: 多个水平有源线的一叠层； 多个垂直切面，这些垂直切面是被这些水平有源线穿过并环绕这些水平有源线；以及 一存储器薄膜，在该叠层中的这些水平有源线与这些垂直切面之间。2.根据权利要求1所述的存储器元件，包括多个支柱(posts)，这些支柱垂直延伸于该叠层中的这些水平有源线之间。3.根据权利要求1所述的存储器元件，其中这些水平有源线包括多个半导体通道线，这些垂直切面包括多个导电字线，这些导电字线环绕这些水平有源线。4.根据权利要求1所述的存储器元件，其中该存储器薄膜包括一多层的介电电荷捕捉结构，这些水平有源线包括一半导体，这些垂直切面包括一导电材料。5.根据权利要求1所述的存储器元件，其中这些水平有源线的至少一者具有与同一叠层中的这些水平有源线的至少另一者在一垂直维度方向上不同的一厚度。6.根据权利要求1所述的存储器元件，其中这些水平有源线具有波状起伏(undulating)状的相对侧边。7.根据权利要求1所述的存储器元件，其中这些水平有源线为硅，该存储器薄膜包括一多层的介电电荷捕捉结构。8.根据权利要求1所述的存储器元件，其中这些水平有源线具有圆化(rounded)的表面，这些水平有源线是穿过这些垂直切面。9.一种存储器兀件,包括: 一水平通道线； 一介电电荷捕捉结构，环绕该水平通道线；以及 一栅极，环绕于该介电电荷捕捉结构与该水平通道线。10.根据权利要求9所述的存储器元件，其中该水平通道线具有一圆化的表面，该水平通道线是被该介电电荷捕捉结构所环绕。11.一种存储器兀件，包括: 水平通道及垂直型环绕式栅极(gate-all-around)闪存单元的一三维(3D)区块。12.根据权利要求11所述的存储器元件，其中该三维区块包括: 多个水平反及(NAND)位线条带的一叠层； 多个字线垂直切面，这些字线垂直切面是被这些水平反及位线条带穿过并环绕这些水平反及位线条带；以及 一介电电荷捕捉结构，在该叠层中的这些水平反及位线条带与这些字线垂直切面之间。13.根据权利要求12所述的存储器元件，包括多个支柱，这些支柱垂直延伸于该叠层中的这些水平反及位线条带之间。14.根据权利要求12所述的存储器元件，其中这些水平反及位线条带的至少一者具有与同一叠层中的这些水平反及位线条带的至少另一者在一垂直维度方向上不同的一厚度。15.根据权利要求12所述的存储器元件，其中这些水平反及位线条带为硅。16.根据权利要求12所述的存储器元件，其中这些水平反及位线条带具有圆化的表面，这些水平反及位线条带是穿过这些字线垂直切面。17.根据权利要求12所述的存储器元件，其中这些水平反及位线条带具有波状起伏状的相对侧边。18.一种用以制造一存储器的方法，包括: 形成多个牺牲层与多个有源层交替的一叠层； 形成一第一孔洞阵列，该第一孔洞阵列是延伸通过该叠层，以形成多个图案化的有源层，该第一孔洞阵列中的多个孔洞是以行与列的方式排列； 除去暴露于该第一孔洞阵列的这些孔洞中的这些牺牲层的材料使一支撑结构形成的量，该支撑结构包括这些图案化的有源层以及一支柱阵列，该支柱阵列延伸于这些图案化的有源层之间； 以一存储器薄膜内衬(lining)于该支撑结构中至少部分的这些图案化的有源层； 在所述的内衬步骤之后，以一有源材料填充该支撑结构；以及 形成一第二孔洞阵列，该第二孔洞阵列是与该第一孔洞阵列偏离，以切断该第一孔洞阵列的这些孔洞之间被内衬的这些图案化的有源层在一字线方向上的多个延伸部分，以形成在一第一方向上延伸的衬里式(lined)的多个水平有源线，并使该有源材料分隔为多个垂直切面，这些垂直切面是被衬里式的这些水平有源线所穿过。19.根据权利要求18所述的方法，包括: 在所述的内衬步骤之前，圆化(rounding)这些图案化的有源层的边缘。20.根据权利要求18所述的方法，其中该存储器薄膜包括一多层的介电电荷捕捉结构，这些水平有源线包括一半导体，这些垂直切面包括一半导体。21.根据权利要求18所述的方法，其中这些有源层的至少一者具有与同一叠层中的这些有源层的至少另一者在一垂直维度方向上不同的一厚度。22.根据权利要求18所述的方法，其中这些水平有源线具有波状起伏状的相对侧边。23.根据权利要求18所述的方法，其中这些水平有源线为硅，该存储器薄膜包括一多层的介电电荷捕捉结构。24.一种用以制造一分层式集成电路结构的方法，包括: 形成包括一牺牲层于多个有源层之间的一叠层； 形成一第一孔洞阵列，该第一孔洞阵列是延伸通过该叠层，以形成多个图案化的有源层，该第一孔洞阵列中的多个孔洞是以行与列的方式排列；以及 除去暴露于该第一孔洞阵列的这些孔洞中的该牺牲层的材料使一支撑结构形成的量，该支撑结构包括这些图案化的有源层以及一支撑阵列，该支撑阵列通过保留部分延伸于这些图案化的有源层之间的该牺牲层来形成。25.根据权利要求24所述的方法，其中该第一孔洞阵列中的这些孔洞是圆形。26.根据权利要求24所述的方法，其中该第一孔洞阵列中的这些孔洞是矩形。27.根据权利要求24所述的方法，其中该第一孔洞阵列中的这些孔洞是椭圆形。28.根据权利要求24所述的方法，包括沉积材料于这些图案化的有源层之间并围绕该支撑结构的步骤。
【文档编号】H01L27/115GK105845683SQ201510018499
【公开日】2016年8月10日
【申请日】2015年1月14日
【发明人】洪士平
【申请人】旺宏电子股份有限公司