P型动态阈值晶体管、制备方法及提高工作电压的方法
【专利摘要】本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体接触区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行两次P型重掺杂分别形成PMOS器件的源、漏区和PN结器件，再进行N型重掺杂形成PMOS器件的体接触区；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
【专利说明】
P型动态阈值晶体管、制备方法及提高工作电压的方法
技术领域
[0001]本发明涉及半导体器件技术领域，特别是涉及一种P型动态阈值晶体管、制备方法及提高工作电压的方法。
【背景技术】
[0002]在整个半导体行业向新一代半导体器件的衍变过程中，芯片制造商面临着严峻的挑战。具体的讲，生产高性能芯片的制造商面临的挑战来自对速度更快、温度更低的芯片设计的需求。用于移动应用的芯片制造商需要的是功耗更小的半导体器件。为了应对这些挑战，大多数业界领先的器件制造商都选择了具有低功耗高速度的优势的绝缘体上硅(SOI，Silicon On Insulator)技术。
[0003]绝缘体上硅的体接触区可以浮空，或者引出接到一个固定电势位上。当体接触区电压升高时，器件阈值电压降低，可以有效的增大驱动电流。SOI动态阈值晶体管(DTMOS，Dynamic Threshold Metal Oxide Semiconductor)是将体接触区和棚.极相接，实现阈值电压的动态调整。该类型器件阈值动态可变，当器件开启时，体接触区电压升高，导致阈值降低，电流驱动能力提高，当器件处于关断状态时，具有较高的阈值电压，从而降低漏电流。然而体接触区与源、漏区形成的PN结，若栅极电压高于该PN结导通电压时，导致电流突然增大，引起功耗的增加。由于该寄生二极管的存在，导致动态阈值晶体管工作电压较低，一般在0.7V以下，因此不能与传统的晶体管共用电源电压，也限制了动态阈值晶体管的应用领域。
[0004]射频技术对功耗及性能相对敏感，尽管SOIDTMOS晶体管可以提供较低的功耗和较高的性能，但是其工作电压较低，对于工作电压较高时并不能直接使用。
[0005]因此，如何提高SOI动态阈值晶体管的工作电压已成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，用于解决现有技术中SOI动态阈值晶体管的工作电压低，不能与传统的晶体管共用电源电压，以至于被限制了应用领域等问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种P型动态阈值晶体管，所述P型动态阈值晶体管至少包括:
[0008]衬底结构，位于所述衬底结构上的PMOS器件及PN结器件；
[0009 ]所述PN结器件的N区与所述PMOS器件的体接触区连接，所述PN结器件的P区与所述PMOS器件的栅连接;其中，所述PMOS器件的体接触区为N型重掺杂区，所述PN结器件的N区为N型本征区，所述PN结器件的P区为P型重掺杂区。
[0010]优选地，所述衬底结构至少包括半导体基底及位于所述半导体基底上的氧化层。[0011 ]优选地，所述PMOS器件为η个并联的PMOS管，η为大于等于I的自然数。
[0012]更优选地，所述PN结器件为与η个并联的PMOS管——对应连接的η个PN结二极管。
[0013]更优选地，所述PN结器件为I个PN结二极管。
[0014]优选地，所述PMOS器件还包括位于所述衬底结构上的沟道区、位于所述沟道区和栅之间的栅氧化层，以及位于沟道区两侧的源区和漏区；其中，所述沟道区为N型本征区，所述栅为P型重掺杂区，所述源区和所述漏区为P型重掺杂区。
[0015]优选地，所述PMOS器件和所述PN结器件通过通孔及金属连接。
[0016]为实现上述目的及其他相关目的，本发明还提供一种P型动态阈值晶体管的制备方法，所述P型动态阈值晶体管的制备方法至少包括:
[0017]提供一衬底结构，在所述衬底结构上制备N型本征区；
[0018]在所述N型本征区中进行两次P型重掺杂以分别形成PMOS器件的源、漏区和PN结器件，在所述N型本征区中进行N型重掺杂以形成所述PMOS器件的体接触区，所述PN结器件的N区和所述PMOS器件的体接触区相连，其中，所述PMOS器件的源、漏区之间为沟道区；
[0019]在所述PMOS器件的沟道区上方形成栅氧化层，在所述栅氧化层上形成多晶硅层，对所述多晶硅层进行P型重掺杂以形成所述PMOS器件的栅；
[0020]通过通孔和金属将所述PMOS器件的栅和所述PN结器件的P区相连。
[0021]为实现上述目的及其他相关目的，本发明还提供一种提高P型动态阈值晶体管工作电压的方法，其特征在于，所述提高P型动态阈值晶体管工作电压的方法至少包括:
[0022]在PMOS器件的栅和体接触区之间连接PN结器件，所述PN结器件的阳极连接所述PMOS器件的栅，所述PN结器件的阴极连接所述PMOS器件的体接触区，以使所述PMOS器件的体接触区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。
[0023]如上所述，本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法，具有以下有益效果:
[0024]本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了 P型动态阈值晶体管在低功耗电路设计领域的应用价值。
【附图说明】
[0025]图1显不为本发明实施例一和实施例二的P型动态阈值晶体管版图的俯视不意图ο
[0026]图2显示为本发明实施例一的P型动态阈值晶体管版图的ΑΑ’向剖视示意图。
[0027]图3显示为本发明实施例二的P型动态阈值晶体管的多插指结构版图。
[0028]图4显示为本发明实施例四的提高P型动态阈值晶体管工作电压的方法的原理示意图。
[0029]元件标号说明
[0030]IP型动态阈值晶体管
[0031]11衬底结构
[0032]111半导体基底
[0033]112氧化层
[0034]12PMOS 器件
[0035]121沟道区
[0036]122栅氧化层
[0037]123栅
[0038]124源区
[0039]125漏区
[0040]126体接触区
[0041]13PN 结器件
[0042]131N区
[0043]132P区
[0044]14通孔
[0045]15金属
[0046]SI ?S4步骤
【具体实施方式】
[0047]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0048]请参阅图1?图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0049]实施例一
[0050]如图1?图2所示，本发明提供一种P型动态阈值晶体管I，所述P型动态阈值晶体管I至少包括:
[0051 ]衬底结构11，位于所述衬底结构11上的PMOS器件12及PN结器件13。
[0052]如图2所示，所述衬底结构11位于底层，作为制备半导体器件的基片。
[0053]具体地，如图2所示，在本实施例中，所述衬底结构11至少包括半导体基底111及位于所述半导体基底111上的氧化层112。所述半导体基底111包括但不限于硅、二氧化硅等材料。所述衬底结构11还可以包括其他提高器件性能的半导体层，不以本实施例为限。
[0054]如图1?图2所示，所述PMOS器件12位于所述衬底结构11上，包括沟道区121、栅氧化层122、栅123、源区124、漏区125，以及体接触区126。
[0055]具体地，如图2所示，所述沟道区121位于所述衬底结构11上，所述沟道区121为N型本征区。所述栅氧化层122位于所述沟道区121上，在本实施例中，所述栅氧化层122采用高介电常数的材料。所述栅123位于所述栅氧化层122上方，所述栅123为P型重掺杂的多晶硅，其中右侧部分未进行P型重掺杂以起到隔离的作用。如图1所示，所述源区124和所述漏区125分别位于所述沟道区121的两侧，为P型重掺杂区。所述体接触区126与所述沟道区121连接，所述体接触区126为N型重掺杂区。
[0056]如图1?图2所示，所述PN结器件13位于所述衬底结构11上，包括N区131和P区132。
[0057]具体地，如图2所示，所述N区131与所述PMOS器件12的体接触区126连接，所述N区131为N型本征区。所述P区132与所述N区131连接，形成PN结，所述P区132为P型重掺杂区。
[0058]如图1?图2所示，所述PN结器件13的N区131与所述PMOS器件12的体接触区126的连接，所述PN结器件13的P区132与所述PMOS器件12的栅123通过通孔14及金属15连接。
[0059]实施例二
[0060]如图3所示，在本实施例中，提供一种多插指结构的P型动态阈值晶体管，来满足射频晶体管的增益和功率要求。
[0061]具体地，所述多插指结构的P型动态阈值晶体管包括主要由η个并联的PMOS管形成的PMOS器件12，以及PN结器件13，η为大于等于I的自然数。在本实施例中，η取值为4，在实际设计中，以增益和功率的要求来确定η的具体值，不以本实施例为限。所述PN结器件13可以是I个与η个PMOS管的栅和体接触区分别连接的PN结二极管，也可以是与η个并联的PMOS管——对应连接的η个PN结二极管。所述PMOS器件12及所述PN结二极管13的结构和连接关系与实施例--致，在此不--赘述。
[0062]实施例三
[0063]本发明还提供一种如图2所示的P型动态阈值晶体管的制备方法，所述P型动态阈值晶体管的制备方法至少包括:
[0064]步骤S1:提供一衬底结构11，在所述衬底结构11上制备P型本征区。
[0065]具体地，如图2所示，在本实施例中，所述衬底结构11包括半导体基底111及位于所述半导体基底111上的氧化层112。所述衬底结构11还可以包括其他提高器件性能的半导体层，不以本实施例为限。
[0066]步骤S2:在所述N型本征区中进行两次P型重掺杂以分别形成PMOS器件12的源区124、漏区125和PN结器件13，在所述N型本征区中进行P型重掺杂以形成所述PMOS器件的体接触区126，所述PN结器件的N区131和所述PMOS器件12的体接触区126相连，其中，所述PMOS器件12的源区124、漏区125之间为沟道区121。
[0067]具体地，如图2所示，在本实施例中，在所述N型本征区中进行P型重掺杂形成PMOS器件12的源区124和漏区125(图2中未显示)。在所述N型本征区中进行P型重掺杂形成所述PN结器件13的P区132，以和N型本征区形成PN结器件13，其中N型本征区作为PN结器件13的N区131。在所述N型本征区中进行P型重掺杂以形成所述PMOS器件12的体接触区126，所述PMOS器件12的体接触区126介于所述PMOS器件12的沟道区121及所述PN结器件13的N区131之间。
[0068]步骤S3:在所述PMOS器件12的沟道区121上方形成栅氧化层122，在所述栅氧化层122上形成多晶硅层，对所述多晶硅层进行P型重掺杂以形成所述PMOS器件12的栅123。
[0069]具体地，在所述PMOS器件12的沟道区121上方沉积高介电常数材料以形成栅氧化层122。在所述栅氧化层122上沉积多晶硅层，对所述多晶硅层进行P型重掺杂以形成所述PMOS器件12的栅123，其中，与所述体接触区126临近部分的多晶硅层未进行P型重掺杂，以将P型掺杂与N型掺杂隔离。
[0070]步骤S4:通过通孔14和金属15将所述PMOS器件12的栅123和所述PN结器件13的P区132相连。
[0071]实施例四
[0072]如图4所示，本发明还提供一种提高P型动态阈值晶体管工作电压的方法，所述提高P型动态阈值晶体管工作电压的方法至少包括:
[0073 ] 在PMOS器件12的栅和体接触区之间连接PN结器件13，所述PN结器件13的阳极连接所述PMOS器件12的栅，所述PN结器件13的阴极连接所述PMOS器件12的体接触区，以使所述PMOS器件12的体接触区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提尚O
[0074]具体地，如图4所示，为了满足射频晶体管的增益和功率要求，所述PMOS器件12包括η个并联的PMOS管，η为大于等于I的自然数。如图4所示，η取值为3，在实际设计中，以增益和功率的要求来确定η的具体值。所述PN结器件13反偏于所述PMOS器件12的栅、体连接通路上，当栅极电压为负电压，并达到PMOS器件12的阈值电压时，PMOS器件12开启，栅极电压的变化将影响沟道区的电压；由于PN结可以承受较大电压，流经该PN结器件13的电流很小，PN结器件13不导通，相当于在PMOS器件12的栅、体之间接入一个电容器件，当栅极电压增大(即负电压绝对值增大)时，沟道区电压也随之增大，而体接触区与沟道区相连，因此体接触区电压能够得到一定提升；同时，由于栅极电压和体接触区电压均增大时，PMOS器件的阈值电压降低，其驱动电流也得到了提高，从而使本发明的P型动态阈值晶体管工作电压提高，达到0.7V左右，能够与传统的晶体管共用电源电压，扩展了 P型动态阈值晶体管的应用领域。
[0075]如上所述，本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法，具有以下有益效果:
[0076]本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了 P型动态阈值晶体管在低功耗电路设计领域的应用价值。
[0077]综上所述，本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0078]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种P型动态阈值晶体管，其特征在于，所述P型动态阈值晶体管至少包括: 衬底结构，位于所述衬底结构上的PMOS器件及PN结器件； 所述PN结器件的N区与所述PMOS器件的体接触区连接，所述PN结器件的P区与所述PMOS器件的栅连接;其中，所述PMOS器件的体接触区为N型重掺杂区，所述PN结器件的N区为N型本征区，所述PN结器件的P区为P型重掺杂区。2.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述衬底结构至少包括半导体基底及位于所述半导体基底上的氧化层。3.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述PMOS器件为η个并联的PMOS管，η为大于等于I的自然数。4.根据权利要求3所述的P型动态阈值晶体管，其特征在于，所述PN结器件为与η个并联的PMOS管——对应连接的η个PN结二极管。5.根据权利要求1或3所述的P型动态阈值晶体管，其特征在于，所述PN结器件为I个PN结二极管。6.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述PMOS器件还包括位于所述衬底结构上的沟道区、位于所述沟道区和栅之间的栅氧化层，以及位于沟道区两侧的源区和漏区；其中，所述沟道区为N型本征区，所述栅为P型重掺杂区，所述源区和所述漏区为P型重掺杂区。7.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述PMOS器件和所述PN结器件通过通孔及金属连接。8.—种P型动态阈值晶体管的制备方法，其特征在于，所述P型动态阈值晶体管的制备方法至少包括: 提供一衬底结构，在所述衬底结构上制备N型本征区； 在所述N型本征区中进行两次P型重掺杂以分别形成PMOS器件的源、漏区和PN结器件，在所述N型本征区中进行N型重掺杂以形成所述PMOS器件的体接触区，所述PN结器件的N区和所述PMOS器件的体接触区相连，其中，所述PMOS器件的源、漏区之间为沟道区； 在所述PMOS器件的沟道区上方形成栅氧化层，在所述栅氧化层上形成多晶硅层，对所述多晶硅层进行P型重掺杂以形成所述PMOS器件的栅； 通过通孔和金属将所述PMOS器件的栅和所述PN结器件的P区相连。9.一种提高P型动态阈值晶体管工作电压的方法，其特征在于，所述提高P型动态阈值晶体管工作电压的方法至少包括: 在PMOS器件的栅和体接触区之间连接PN结器件，所述PN结器件的阳极连接所述PMOS器件的栅，所述PN结器件的阴极连接所述PMOS器件的体接触区，以使所述PMOS器件的体接触区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。
【文档编号】H01L21/336GK105845733SQ201610236397
【公开日】2016年8月10日
【申请日】2016年4月15日
【发明人】陈静, 吕凯, 罗杰馨, 柴展, 何伟伟, 黄建强, 王曦
【申请人】中国科学院上海微系统与信息技术研究所