反熔丝存储器单元的制作方法
【专利摘要】一种具有可变厚度栅极氧化物的反熔丝存储器单元。所述可变厚度栅极氧化物通过以下步骤形成：在反熔丝晶体管的沟道区上沉淀第一氧化物；从沟道区的薄氧化物区移除第一氧化物；以及然后在薄氧化物区热生长第二氧化物。剩余的第一氧化物限定沟道区的厚氧化物区。第二氧化物生长发生在剩余的第一氧化物下方，但以小于薄氧化物区中氧化物热生长的速率生长。这使得厚氧化物区中的第一氧化物和第二氧化物的组合的厚度大于薄氧化物区中的第二氧化物。
【专利说明】
反溶丝存储器单元
技术领域
[0001]本发明一般性地涉及非易失性存储器。更具体地说，本发明涉及反熔丝存储器单元结构。
【背景技术】
[0002]在过去30年中，反熔丝技术已经吸引了众多发明家、集成电路设计者和制造商的大量关注。反熔丝是可改变为导通状态的结构，或者换言之，是从不导通变化到导通状态的电子器件。等效地，二进制状态可以是响应于诸如编程电压或电流之类的电应力的高电阻和低电阻之一。已经有许多尝试来在微电子工业中开发和应用反熔丝，但迄今最成功的反恪丝应用可见于Actel和Quicklogic制造的现场可编程门阵列(FGPA)器件，以及由Micron在动态随机存取存储器(DRAM)器件中使用的冗余或选项编程。
[0003]反熔丝开发的进展的总结由已发布的美国专利见证如下。
[0004]反熔丝技术的发展开始于第3423646号美国专利，其公开一种薄膜成型二极管可编程只读存储器(PROM)，构造为水平和垂直导体的阵列，在导体之间的交叉点处具有薄电介质(氧化铝)。这样的固定存储器(NVM)通过在一些交叉点中对电介质穿孔来编程。成型二极管可作为开路电路直到足够幅值和持续时间的电压施加到交叉点处以引起氧化铝中间层的形成，此时器件可以作为隧道二极管。
[0005]第3634929号美国专利公开了一种金属间半导体反熔丝阵列，反熔丝的结构包括利用位于半导体二极管上方并且连接到半导体二极管的两个(Al)导体的薄电介质电容器(A102、Si02 或 Si3N4)。
[0006]第4322822号美国专利(McPherson)示出使用金属氧化物半导体(MOS)电容器和MOS开关元件的可编程电介质只读存储器(ROM)结构。此单元形成为标准衬底上方栅极氧化物电容器，其具有使用掩埋接触垫连接到MOS晶体管的栅极。为了降低氧化物击穿电压(用于反熔丝电容器的该氧化物击穿电压需要比用于MOS开关的更小)，提出了电容器区域中的V形凹槽。由于电容器形成在多晶硅栅极和接地P型衬底之间，所以破裂电压不得不通过存取晶体管施加到电容器。存取晶体管的栅极/漏极和栅极/源极边缘位于第二场氧化物处，比沟道区的栅极氧化物厚得多，这极大地提高了栅极/源极(S)-漏极(D)击穿电压。
[0007]第4507757号美国专利(McElroy)提出一种通过雪崩结击穿降低栅极氧化物击穿电压的方法。尽管最初的McElroy思想是围绕使用栅控二极管来局部诱发雪崩击穿发展的，其进而通过增强电子隧穿降低了电介质破裂电压。他实际上为反熔丝技术引入或实施了其它或许更重要的元件:(a)双栅极氧化物反熔丝:存取晶体管栅极氧化物比熔丝电介质更厚。McElroy的双栅极氧化物工艺步骤是:初始栅极氧化，蚀刻出更薄的栅极氧化物区，以及随后的栅极氧化。此工艺现在使用在标准的CMOS技术中，用于“输入/输出区(I/O)”和“一晶体管(1T)”器件。(b) “共同的栅极”(平面DRAM等)反熔丝连接，其中存取晶体管连接到反熔丝扩散(漏极)节点，并且所有反熔丝栅极连接在一起。这与McPherson布置相反，并且由于消除了掩埋接触垫而实现了更密集的单元。(c)限制了共同反熔丝栅极和外部接地之间的电阻。(d)两端反熔丝MOS器件(半晶体管):McElr0y的结论是，反熔丝电容器仅需要两个端子:D和栅极(G)。反熔丝编程或操作不是真的需要源极，并且源极可以与有源区完全隔离。大部分连接不发挥任何作用，除了对雪崩击穿发挥作用。因此源极的作用仅限于:在局部衬底电势提高到对由D、基极(B)和S形成的寄生n-p-n器件的发射极进行正向偏置时，从雪崩击穿收集载流子。
[0008]但直到1985年，第4543594号美国专利(Mohsen)提出适于冗余修复的反恪丝设计。由于这样的应用需要比PROM低得多的密度，所以更容易供应破裂氧化物所需要的外部高电压，而不实际使此电压经过存取晶体管。Mohsen的反熔丝结构包括掺杂区上方的薄氧化物(50-150埃Si 02)多晶硅电容器。他相信，来自衬底的硅或来自电极(使用多晶硅电极)的硅熔化到绝缘层的针孔中，以提供导体，并且他的测试数据表明，在氧化层约为100埃厚并且具有10至500平方微米之间面积的地方，在12至16伏的电压下发生熔融。引起此熔融所需的电流每平方微米的电容器面积小于0.1微安，并且造成的熔融链路具有约0.5至2K欧姆的电阻。链路一旦熔融，可以在它愈合断开的熔丝之前在室温下约一秒钟承受高达100毫安的电流。考虑到电子迀移老化，一旦熔融，链路的预测老化寿命显著大于3E8小时。
[0009]电流应力下的反熔丝自愈的可能性似乎是在诸如PR0M、可编程逻辑电路(PLD)和FPGA的领域中应用的主要障碍，在这些领域中需要恒定的熔丝强度。反熔丝愈合问题后来被Mohsen和Actel的第4823181号美国专利中的其它人所解决。Actel教导了使用氧化物-氮化物-氧化物(ONO)结构代替二氧化硅来实现可靠的可编程低阻抗反熔丝元件的方法。Actel的方法需要电介质破裂后的欧姆接触。这通过使用重掺杂扩散或通过在两个金属电极(或硅化物层)之间放置ONO电介质来实现。砷掺杂的底部扩散电极的必要性后来在第4899205号美国专利中得到修改，其中允许顶-聚(top-poly)或底部扩散被重掺杂。
[0010]第5019878号美国专利教导，如果漏极硅化，则编程电压在从漏极到源极十到十五伏特范围内的应用可靠地形成跨越沟道区的熔化的长丝。栅极电压可以被施加为控制特定晶体管熔化。IBM公司发现类似的效果，其在第5672994号美国专利中提出沟道反熔丝。他们发现，对于0.5微米技术，不仅用于N型金属氧化物半导体(NMOS)晶体管的源漏击穿电压(BVDSS)在6.5V的级别上，而且一旦发生S-D穿通就会产生永久损坏，造成在源极和漏极之间几千欧姆的泄漏。
[0011]Micron的第5241496号和第5110754号美国专利公开了一种基于反熔丝(沟槽和堆叠)的DRAM单元。1996年，Micron引入阱-栅电容器作为第5742555号美国专利中的反熔丝。第6087707号美国专利提出了一种N-阱耦合反熔丝，以此来消除与多晶硅刻蚀相关的底切缺陷。第2002/0027822号美国专利申请提出了一种类似的反熔丝结构，但去除η+区以产生非对称(“不平衡”)的高电压存取晶体管，其使用N阱作为漏电极。
[0012]第6515344号美国专利提出了一系列Ρ+/Ν+反熔丝的配置，使用两个相反类型的扩散区之间的最小尺寸栅极来实现。
[0013]第号美国专利提出了使用标准深N阱工艺内置在隔离的P阱中的匪OS反熔丝。在第6611040号美国专利中公开了基于反熔丝的深N阱的另一变型例。
[0014]第2002,0074,616号和第2004,0023,440号美国专利申请公开了其它深N阱反熔丝。这些反熔丝由特征为直接隧穿电流而不是福勒诺德海姆电流的电容器构成。这些应用证明更薄的栅极氧化物电容器(约20埃，这在0.13微米工艺中对于晶体管是典型的)能普遍改善反熔丝性。
[0015]第6580145号美国专利公开了一种新版本的利用双栅极氧化物的传统反熔丝结构，具有用于NMOS(或P型金属氧化物半导体(PMOS))存取晶体管的更厚的栅极氧化物和用于电容器的更薄的栅极氧化物。N阱(或P阱)用作反熔丝电容器的底板。
[0016]在第6597234号美国专利中公开了通过分别击穿晶体管的S-G和D-G电介质区域产生通过栅极的源漏极短路的思想。
[0017]公开号为20040004269的美国专利中公开了一种从MOS晶体管制造的反熔丝，该MOS晶体管具有一栅极连接到电容器的栅极，通过附加的植入(二极管)通过更薄的栅极氧化物和沟道区下方的重掺杂而退化。破裂电压被施加到电容器的底板。
[0018]在第6667902号美国专利(Peng)中，Peng试图通过引入“行编程线”来改进经典平面类似DRAM的反熔丝阵列，“行编程线”连接到电容器并且平行于字线。在解码后，行编程线可以将存取晶体管对于高编程电压的暴露最小化，否则这种暴露就会在已编程的单元中发生。Peng和Fong在第6671040号美国专利中通过加入控制编程电流的可变电压进一步改进了他们的阵列，据称，控制编程电流的可变电压控制了栅极氧化物击穿的程度，实现了多级或模拟存储应用。
[0019]最近，第2003/0202376号美国专利申请(Peng)示出使用单晶体管结构的存储器阵列。在所提出的存储器单元中，Peng消除了常规匪OS晶体管的轻掺杂的漏极区(LDD)扩散。交叉点阵列结构由水平有源区(S/D)条纹交叉于垂直多晶硅栅极条纹而形成。各漏极触点在相邻的单元之间共享并连接到水平字线。源区也被共享并悬置。Peng假定，如果省略LDD扩散，则栅极氧化物击穿的位置将距离漏极区足够远，并且将产生局部N+区而不是D-G(漏极-栅极)短路。如果产生这样的区，则可以通过给栅极施加正向偏压并感测栅漏电流来检测已编程的单元。为了减少G-D或S-D(源极-漏极)短路概率，Peng提出通过修改栅极侧壁氧化工艺来提高G-D和S-D边缘处的栅极氧化物厚度。Peng的阵列需要源区和漏区两者均存在于各存储器单元、耦合到各晶体管漏区的各行字线、以及从各晶体管栅极形成的各列位线。这种不寻常的连接必须特定于Peng的编程和读取方法，需要将解码的高电压(1.8V工艺中为8V)施加到所有漏极线(除了待编程的之外)。解码的高电压(8V)施加到待编程的列的栅极，而其它栅极保持在3.3V。
[0020]虽然Peng实现了交叉点存储器结构，但是他的阵列需要CMOS工艺修改(LDD消除，在边缘处的更厚的栅极氧化物)，并且具有以下缺点:(a)所有的行解码器、列解码器和传感放大器必须在8V/3.3V/0V或8V/1.8V/0V的宽电压范围内切换。(b)在编程操作中，通过编程的单元3.3V列驱动器被有效地短路到8V行驱动器或OV驱动器。这给阵列尺寸提出许多限制，影响驱动器尺寸并影响编程的可靠性和有效性。(c)每个程序操作要求所有阵列有源区(除了编程行之外)均偏置到8V。这导致大的N++结漏电流，并再次限制阵列的尺寸。(d)栅极氧化物击穿点被假定为距离于漏极区足够远，使得穿孔不会在8V偏压下发生。同时，晶体管必须在1.8V偏压下正确操作，连接到沟道区。这在没有显著工艺改造的情况下是无法实现的。(e)Peng假定，如果LDD不存在，则栅极氧化物不会在源极或漏极边缘击穿。然而，本领域中已知S/D边缘由于缺陷和尖锐边缘周围的电场集中而是最可能发生氧化物击穿的位置。
[0021]Peng试图解决第2003/0206467号美国专利申请中的高电压切换的一些问题。高阻断电压的字线和位线现在被替换为“浮动”的字线和位线，并且对沟道区至源区和漏区的距离的限制已被改变。虽然浮动的字线和位线可以缓和高电压切换的问题，但是它们并不解决任何上述基本问题。此外，它们在切换和浮动线之间引入了严重的耦合问题。
[0022]公开号为20060292755的美国专利申请(Parris)引入了一种阱-栅电容器作为具有通过热氧化工艺形成的可调整的、可变栅极氧化物厚度的反熔丝元件，以试图通过定位氧化物击穿(或破裂)的区域来提高反熔丝元件的编程可靠性。通过感测阱中的电流来检测Parris反熔丝电容器的状态，阱中的电流从其顶板通过已编程的导电链路流入氧化物击穿区，并进入作为底板的阱中。因此，由于Parris反熔丝电容器不具有“沟道”区，所以其不作为晶体管。用阱感测方案，Parris教导每个反熔丝电容器形成在隔离的阱中，而相应的存取晶体管形成在阱的外部。这样的设计不适合于高密度的应用，这是因为，存取晶体管必须根据最小设计规则要求与阱间隔开。因此，Parris存储器阵列具有较低的面积效率。
[0023]如今，反熔丝的发展主要围绕3维薄膜结构和特殊的金属间材料。所有这些反熔丝技术需要标准CMOS工艺中没有的附加处理步骤，禁止反熔丝应用在典型的超大规模集成电路(VLSI)和专用集成电路(ASIC)设计中，其中可编程性可以帮助克服不断缩小器件的生命周期和不断上升的芯片开发成本的问题。因此，在工业上显然需要利用标准CMOS工艺的可靠的反熔丝结构。
[0024]所有现有技术的反熔丝单元和阵列或者需要特殊的处理步骤，或者存在MOS开关元件的高电压暴露的问题，导致制造性和可靠性的问题。它们还仅限于低密度存储器应用(除了 Peng的单晶体管单元之外)，这进而具有非常可疑的可制造性。
[0025]因此，期望提供一种简单和可靠的、高密度的反熔丝阵列构造，且适合于在标准CMOS技术中实现，而没有任何附加的处理步骤。
【发明内容】
[0026]本发明的目的是通过使得在多晶硅栅极和衬底的有源区之间形成的可变厚度栅极氧化物的薄栅极氧化物区最小化而提供具有高可靠性的反熔丝存储器单元，来消除或缓解前述反熔丝阵列中的至少一个缺点。
[0027]在第一方面中，提供一种形成用于反熔丝晶体管的可变厚度栅极氧化物的方法。所述包括以下步骤:在所述反熔丝晶体管的沟道区生长第一氧化物;从所述沟道区的薄氧化物区移除第一氧化物;在所述薄氧化物区和所述第一氧化物下方的所述沟道区的厚栅极氧化物区热生长第二氧化物，并且所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合的厚度大于所述薄氧化物区中的第二氧化物；以及邻近所述厚氧化物区形成扩散区，用于接收来自所述沟道区的电流。根据第一方面的一个实施例，第一氧化物下方的第二氧化物比所述厚氧化物区中的第二氧化物薄。根据第一方面的另一个实施例，所述方法还包括:形成与所述扩散区电接触的位线接触垫，用于当在所述沟道区和共同的栅极之间形成导电链路时从所述共同的栅极感测电流。
[0028]在第一方面的另一个实施例中，热生长包括在所述薄氧化物区中以第一速率生长第二氧化物并且在所述厚栅极氧化物区中以小于所述第一速率的第二速率生长第二氧化物。在此实施例中，在所述薄氧化物区中以所述第一速率生长第二氧化物包括:将所述薄氧化物区的衬底表面消耗到第一深度，并且在所述厚栅极氧化物区中生长第二氧化物包括:将所述厚栅极氧化物区的衬底表面消耗到小于所述第一深度的第二深度。热生长还可以包括:在所述厚栅极氧化物区和所述薄栅极氧化物区之间形成氧化物斜置区，其中所述氧化物斜置区的厚度与所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合不同，并且与所述薄氧化物区中的第二氧化物不同。在此实施例中，所述方法还包括:在第一氧化物和第二氧化物上方形成共同的栅极，以及成角度的氧化物区。
[0029]在第二方面中，提供一种具有可变厚度栅极氧化物的反熔丝存储器单元。所述反熔丝存储器单元包括:在衬底中的沟道区，第一氧化物，第二氧化物，扩散区，隔离物以及位于第一氧化物和第二氧化物的上方的栅极。第一氧化物形成在所述沟道区的厚氧化物区中。第二氧化物形成在所述沟道区的薄氧化物区和第一氧化物下方的所述厚氧化物区中。扩散区邻近于所述厚氧化物区，用于接收来自所述沟道区的电流。隔离物邻近于所述薄栅极氧化物区。栅极形成在第一氧化物和第二氧化物的上方。
[0030]根据第二方面的一个实施例，第一氧化物下方的第二氧化物比所述薄氧化物区中的第二氧化物薄，并且所述厚氧化物区中第一氧化物和第二氧化物的组合的厚度大于所述薄氧化物区中的第二氧化物。在此实施例中，所述薄氧化物区中的第二氧化物在所述衬底中延伸到第一深度，并且所述厚氧化物区中的第二氧化物在所述衬底中延伸到小于第一深度的第二深度。
[0031]根据第二方面的另一个实施例，所述反熔丝存储器单元还包括位于所述厚栅极氧化物区和所述薄栅极氧化物区之间的氧化物斜置区，其中所述氧化物斜置区的厚度与所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合，并且不同于所示薄氧化物区中的第二氧化物。
[0032]在第二方面的又一个实施例中，所述栅极连接到字线，并且所述扩散区连接到位线。可替代地，所述反熔丝存储器单元还包括邻近所述扩散区的存取晶体管，以及邻近于所述存取晶体管的另一扩散区，并且所述另一扩散区连接到位线。在此特定实施例中，所述存取晶体管具有厚度对应于所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合的栅极氧化物。
[0033]在研究下面结合附图对本发明的具体实施例的描述后，本发明的其它方面和特征对于本领域普通技术人员将变得明显。
【附图说明】
[0034]现在将参考附图仅通过示例的方式描述本发明的实施例，其中:
[0035]图1是DRAM型反熔丝单元的电路图；
[0036]图2是图1的DRAM型反熔丝单元的平面布局；
[0037]图3是图2的DRAM型反恪丝单元沿线x-x的截面图；
[0038]图4是根据本发明的一个实施例的反熔丝晶体管的截面图；
[0039]图5A是图4的反熔丝晶体管的平面布局；
[0040]图5B是图4的反熔丝晶体管的平面布局，示出替代的第二氧化物限定掩模(0D2mask)配置；
[0041]图6是形成用于本发明的反熔丝晶体管的可变厚度栅极氧化物的方法的流程图；
[0042]图7A-图7C示出根据图6的流程图的步骤形成可变厚度栅极氧化物；
[0043]图8A-图SC示出可变厚度栅极氧化物的替代的形成方法；
[0044]图9是图8C所示的可变厚度栅极氧化物的放大图示；
[0045]图10是根据图8A-图SC中所示的替代的制造方法制造的反熔丝晶体管存储器单元的截面图；
[0046]图1lA是根据本发明的一个实施例的反熔丝晶体管的平面布局；
[0047]图1lB是图1lA的反熔丝晶体管沿线A-A截取的截面图；
[0048]图12是图1IA的反熔丝晶体管的放大的平面布局；
[0049]图13是根据本发明的一个实施例的使用图1lA的反熔丝晶体管的存储器阵列的平面布局；
[0050]图14是根据本发明的一个实施例的反熔丝晶体管的放大的平面布局；
[0051]图15是根据本发明的一个实施例的使用图14的反熔丝晶体管的存储器阵列的平面布局；
[0052]图16A是根据本发明的一个实施例的双晶体管反熔丝存储器单元的平面布局；
[0053]图16B是图16A的双晶体管反熔丝存储器单元沿线B-B截取的截面图；
[0054]图16C是使用热氧化工艺形成的替代的双晶体管反熔丝存储器单元的截面图；
[0055]图17是根据本发明的一个实施例的使用图16A和图16B的双晶体管反熔丝存储器单元的存储器阵列的平面布局；
[0056]图18是根据本发明的一个替代实施例的使用双晶体管反熔丝存储器单元的存储器阵列的平面布局；
[0057]图19-图23是根据本发明的实施例的替代的反熔丝存储器单元的平面布局；以及
[0058]图24-图27是根据本发明的实施例的替代的双晶体管反熔丝存储器单元的平面布局。
【具体实施方式】
[0059]本发明大体上提供了一种可用于非暂时性一次性可编程(OTP)存储器阵列应用的可变厚度栅极氧化物反熔丝晶体管器件。所述反熔丝晶体管可以用标准CMOS技术制造，并且被配置为具有源扩散、栅极氧化物和多晶硅栅极的标准晶体管元件。多晶硅栅极下方的可变栅极氧化物由厚栅极氧化物区和薄栅极氧化物区构成，其中薄栅极氧化物区作为局部击穿电压区。在编程操作期间可以在局部击穿电压区中形成多晶硅栅极和沟道区之间的导电通道。在存储器阵列应用中，施加到多晶硅栅极的字线读取电流可以通过连接到源扩散的位线经由反熔丝晶体管的沟道来感测。更具体地，本发明提供了将分裂沟道MOS结构用作为OTP存储器的反熔丝单元的有效方法。
[0060]在以下描述中，术语MOS用于表示任何场效应晶体管(FET)或金属绝缘半导体(MIS)晶体管、半晶体管或电容器的结构。为了简化实施例的描述，从此处开始，对栅极氧化物的引用应该被理解为包括介电材料、氧化物、或氧化物和介电材料的组合。
[0061]如前面所讨论的，如在第6667902号美国专利中所示，使用平面电容器作为反熔丝，而不是作为存储电容器的DRAM型存储器阵列是已知的。图1是这样的存储器单元的电路图，而图2和图3分别示出图1的已知的反熔丝存储器单元的平面图和剖视图。图1的存储器单元包括一个通路或存取晶体管10，用于将位线BL耦合到反熔丝器件12的底板。字线WL耦合到存取晶体管10的栅极以导通存取晶体管10，并且单元板电压Vcp被耦合到反熔丝器件12的顶板用于对反熔丝器件12进行编程。
[0062]从图2和图3可以看出，存取晶体管10和反熔丝器件12的布局是非常直截了当和简单的。存取晶体管10的栅极14和反熔丝器件12的顶板16用相同层的多晶硅来构造，其横跨有源区18延伸。在有源区18中，在每个多晶硅层下方形成薄栅极氧化物20，也被称为栅极电介质，用于隔离多晶硅与下方的有源区。在栅极14的两侧是扩散区22和24，其中扩散区24耦合至位线。虽然未示出，但是本领域的技术人员将理解的是，可以应用诸如侧壁间隔物形成之类的标准CMOS工艺、轻掺杂扩散(LDD)以及扩散和栅极硅化。虽然经典的单晶体管和电容器单元配置被广泛使用，但由于对于高密度应用可以获得半导体阵列面积节约而更期望仅晶体管的反熔丝单元。这样的仅晶体管的反熔丝单元必须是可靠的，同时可用低成本的CMOS工艺简单制造。
[0063]根据本发明的一个实施例，图4示出可以与任何标准CMOS工艺来制造反熔丝晶体管的截面图。在当前所示的例子中，反熔丝晶体管几乎等同于一个简单的厚栅极氧化物，或具有一浮动扩散终端输入/输出MOS晶体管。所公开的反熔丝晶体管，也称为分裂沟道电容器或半晶体管，能够可靠地编程使得多晶硅栅极和衬底之间的熔丝链可预见地定位到该器件的一个特定区域。图4的截面图是沿着器件的沟道长度所取的，这在目前所描述的实施例中为P沟道。本领域的技术人员将理解的是，本发明可以作为η沟道器件来实现。
[0064]反熔丝晶体管100包括在衬底沟道区104上形成的可变厚度栅极氧化物102、多晶硅栅极106、侧壁间隔物108、场氧化物区109、扩散区110以及扩散区110中的LDD区114。位线接触垫116示出为与扩散区110电接触。可变厚度栅极氧化物102由厚氧化物和薄栅极氧化物构成，使得沟道长度的一部分被厚氧化物覆盖，并且沟道长度的剩余部分被薄栅极氧化物覆盖。一般而言，薄栅极氧化物是可以发生氧化物击穿的区域。另一方面，厚栅极氧化物边缘会接扩散区110，限定出了接近边缘，以在此接近边缘防止栅极氧化物击穿。对于已编程的反熔丝晶体管，栅极106和扩散区110之间可以流动电流。虽然厚氧化物部分延伸进入沟道区的距离取决于掩模等级，但是厚氧化物部分优选地形成为至少和同一芯片上形成的高电压晶体管的最小长度一样长。
[0065]在一个优选实施例中，扩散区110通过位线接触垫116连接到位线或其它线，用于感测来自多晶硅栅极106的电流，并且可以被掺杂以适应编程电压或电流。此扩散区110形成为靠近可变厚度栅极氧化物102的厚氧化物部分。为了进一步保护反熔丝晶体管100的边缘不被高电压或漏电流损坏，在制造过程中可以引入电阻保护氧化物(RPO)，也被称为自对准硅化物保护氧化物，以进一步将金属微粒与侧壁间隔物108的边缘间隔开。该RPO优选地用于自对准娃化工艺中防止仅扩散区110的一部分和多晶娃栅极106的一部分被自对准娃化。
[0066]公知的是，自对准硅化晶体管已知具有较高的泄漏和因此较低的击穿电压。因此具有非自对准硅化的扩散区110将减少泄漏。扩散区110可被掺杂为低压晶体管、或高压晶体管、或导致相同或不同的扩散分布的两者的组合。
[0067]图5Α示出反熔丝晶体管100的简化的平面图。位线接触垫116可以作为视觉参考点来对平面图和图4的相应的截面图进行定向。有源区118是器件形成沟道区104和扩散区110的区域，其在制造过程中由第一氧化物限定掩模(0D mask)限定。虚线轮廓120限定在制造过程中经由0D2掩模形成厚栅极氧化物的区域。更具体地，由虚线轮廓120所包围的区域指定将要形成厚氧化物的区域。OD仅指在CMOS工艺过程中使用的一种氧化物限定掩模，用于在衬底上限定将要形成氧化物的区域，并且0D2是指与第一个不同的第二氧化物限定掩模。用于制造反熔丝晶体管100的CMOS工艺步骤的细节将在稍后讨论。根据本发明的一个实施例，由有源区118的边缘和0D2掩模的最右边缘所限定的薄栅极氧化物区被最小化。在当前所示的实施例中，这个区域可以通过将0D2掩模的最右边缘向有源区118平行边缘的移动而被最小化。
[0068]图5B是图5A的反熔丝100的替代示意图。在图5A中，0D2掩模120被示为可延伸以覆盖整个存储器阵列的大区域。如先前所讨论的，0D2掩模120限定将要形成厚栅极氧化物的区域。在0D2掩模120内形成的是开口 121，用于限定将要形成没有厚栅极氧化物的区域。相反，薄栅极氧化物将在由开口 121所限定的区域中生长。本领域技术人员将理解的是，在多个反熔丝存储器单元100被布置成一行的存储器阵列配置中，一个矩形开口可以重叠所有的存储器单元，来为每个有源区118限定薄栅极氧化物区。
[0069]反熔丝晶体管100的编程基于栅极氧化物击穿，以在栅极和下方的沟道之间形成永久链路。栅极氧化物击穿条件(电压或电流和时间)主要取决于i)栅极电介质厚度和成分，ii)缺陷密度，以及iii)栅极面积、栅极/扩散周长。反熔丝晶体管100的厚栅极氧化物和薄栅极氧化物的组合导致局部降低的栅极击穿电压，特别是器件的薄栅极氧化物部分中的氧化物击穿区。换言之，所公开的结构保证了氧化物击穿限于较薄的栅极氧化物部分。
[0070]另外，本发明的反熔丝晶体管实施例利用通常禁止的CMOS制造设计规则的优点，用于栅极氧化物设计布局和形成，以提高栅极氧化物击穿性能。在当今的CMOS工艺的所有栅极氧化物处理步骤中，在有源栅极区内假定并且被优化为均匀的栅极氧化物厚度。通过在标准CMOS流(flow)中引入可变厚度栅极氧化物器件，在厚栅极氧化物和薄栅极氧化物之间的边界处产生额外的缺陷和电场干扰。这些缺陷可以包括但不限于:氧化物变薄，在边界处的硅的等离子体蚀刻，来自清洁处理的残渣，以及由于未掩蔽部分和部分掩蔽区域之间的不同热氧化率而造成的硅凹槽。所有这些效应增加了薄氧化物边界处的陷阱和缺陷密度，导致增加的泄漏和局部降低的击穿电压。因此，可以产生低电压的、紧凑反熔丝结构而无需任何工艺修改。
[0071 ]在典型的CMOS工艺中，扩散区、LDD和沟道植入对于薄栅极氧化物晶体管和厚栅极氧化物晶体管是不同的。根据本发明的一个实施例，反熔丝晶体管的扩散区、LDD与薄栅极氧化物沟道植入可以是以下任一类型:对应于薄栅极氧化物的低电压类型、或对应于厚栅极氧化物(1/0氧化物)的高电压类型、或两者，只要所得到的薄栅极氧化物阈值电压在幅值上不大于厚栅极氧化物阈值电压即可。
[0072]根据本发明的一个实施例从标准CMOS工艺产生可变厚栅极氧化物的方法，是利用公知的两步氧化处理。图6示出概述该工艺的流程图，而图7A-图7C示出对应于该工艺的具体步骤的可变厚度栅极氧化物形成的各个阶段。
[0073]首先，在步骤200中在OD掩模确定的所有有源区中生长中间栅极氧化物。在图7A中，这被示为在沟道区302上方，在衬底上形成中间栅极氧化物300。在接下来的步骤202中，使用0D2掩模从所有指定的薄栅极氧化物区中去除中间栅极氧化物300。图7B示出中间栅极氧化物300的剩余部分和将来的薄氧化物区304。在最后一个栅极氧化物形成步骤204中，由OD掩模最初限定的所有有源区中再次生长薄氧化物。在图7C中，在中间栅极氧化物300和薄氧化物区304上方生长薄栅极氧化物306。在本实施例中，通过去除中间栅极氧化物和在剩余中间栅极氧化物上方生长薄栅极氧化物的组合来形成厚栅极氧化物。
[0074]其结果是，在步骤202过程中，由0D2掩模覆盖所形成的厚栅极氧化物区将具有作为中间栅极氧化物300和最终薄栅极氧化物306的组合的栅极氧化物厚度。相同的过程可以扩展为两个以上的氧化步骤，或者其它等效的过程可以用来在同一裸片(die)上制作两个或多个栅极氧化物厚度，这由至少一个厚栅极氧化物掩模0D2确定。
[0075]通常，0D2掩模被认为是非关键掩蔽步骤，使用低分辨率掩模，并且设计规则要求0D2掩模在有源栅极区上方有大的余地(margin)，并且特别是不规定0D2掩模在有源栅极区内的终止(ending)。根据本发明，0D2掩模在有源栅极区内终止，产生分裂沟道的反熔丝结构，特征为漏极(即扩散接触垫)侧上具有较厚的栅极氧化物，相对侧上(或在沟道上或在非连接的源极侧)具有较薄的栅极氧化物。原则上，这种技术需要栅极长度(多晶硅线宽度)应大于工艺最小尺寸，并且取决于实际0D2掩模公差，但在其它方面不需要任何工艺或掩模等级变化。分裂沟道反熔丝结构的最小栅极长度可以近似为厚栅极氧化物和薄栅极氧化物的最小栅极长度的总和。本领域技术人员将理解的是，可以基于掩模公差进行精确的计算，并且栅极长度可通过缩小0D2掩模公差而被最小化。
[0076]一旦已经形成可变厚度栅极氧化物，可以在步骤206中使用附加标准CMOS工艺步骤，来完成如图4所示的反熔丝晶体管结构。例如这可以包括形成多晶硅栅极、LDD区、侧壁间隔物、RPO和扩散区、以及自对准硅化。根据当前讨论的工艺的优选实施例，包括自对准硅化步骤，以对反熔丝晶体管的多晶硅栅极和浮动扩散区进行自对准硅化。在扩散区上方预先形成RPO，以保护其免受自对准硅化处理的影响。如前面提到的，对浮动扩散区进行自对准硅化将增强该区域的氧化物击穿性能。
[0077]在图6的工艺中，在步骤204中在衬底和中间栅极氧化物300上方生长薄氧化物，如图7C所示。在用于形成双厚度栅极氧化物的替代方法中，薄氧化物自衬底表面热生长。热氧化物生长在本领域中是已知的，如前面提到的公开号为20060292755的美国专利申请所证实的，其使用热氧化物生长工艺来形成栅极氧化物。这种替代方法将参考图6和图8A-图SC的流程图来描述，其示出此工艺中对应于各具体步骤的可变厚度栅极氧化物形成的各个阶段。
[0078]第一个步骤与前所述的相同，在步骤200中在由OD掩模确定的所有有源区生长中间栅极氧化物。在图8A中这被示为在沟道区312上方，在衬底上形成中间栅极氧化物310。在接下来的步骤202中，使用0D2掩模从所有指定的薄栅极氧化物区去除中间栅极氧化物310。图8B示出中间栅极氧化物310的剩余部分和将来的薄氧化物区314。在图8B中应指出，在湿蚀刻工艺中，中间栅极氧化物310的右侧的垂直边缘有可能在从薄氧化物区314去除中间栅极氧化物310的过程中被“底切”。在最后的栅极氧化物形成步骤204中，薄氧化物在单元的整个沟道区312热生长。热氧化物生长是本领域已知的，其中氧原子与衬底的硅原子结合形成二氧化硅。二氧化硅分子在衬底的表面上生长，并且二氧化硅分子的每个连续层向上“推动”先前生长的层。因为此二氧化硅生长机制需要氧气达到硅衬底表面，所以其生长速率将受到减缓氧原子达到衬底表面的中间结构的影响。
[0079]虽然反熔丝晶体管可具有使用该工艺形成的薄栅极氧化物，但是存储器阵列的任何其它晶体管可以使其栅极氧化物在同一时间形成，这意味着它们将具有与在步骤204中形成的薄氧化物相同的栅极氧化物厚度。这些晶体管可以是核心晶体管，通常用于逻辑电路或者期望低电压和高速运行的任何其它电路中。
[0080]图8C示出在沟道区312热生长氧化物的结果。在图8C中，热生长的氧化物被示为热氧化物316，它已经向上并远离衬底表面318“推动”或移动中间栅极氧化物310。由于在图8A中的衬底表面318上先前形成的中间栅极氧化物310的存在，热氧化物316在中间栅极氧化物310的下方的生长速率慢于图SB的衬底表面318的暴露部分。出于这个原因，热氧化物316具有较厚部分和较薄的部分。应指出的是，热氧化物生长过程消耗一些衬底，由此导致衬底表面具有不同的表面水平。这种效果被称为是热氧化过程中的“娃损失”。换言之，在存储器单元区中，衬底表面不具有均匀的表面水平。在本实施例中，围绕衬底表面318下方形成有部分热氧化物316。
[0081 ]图9是图8C所不的可变厚度棚.极氧化物的放大不意图。在图9中，标识出了可变厚度栅极氧化物的三个不同区域。从沟道区的左侧开始是厚栅极氧化物区320，接着是氧化物斜置区322，然后是薄栅极氧化物区324。虽然氧化物斜置区322被示出为与厚栅极氧化物区320不同，但是氧化物斜置区322可被认为是厚栅极氧化物区320的一部分。这是因为，这两个区320和322是异构层，具有由中间栅极氧化物310和热氧化物316的组合构成的厚度。作为对比，薄栅极氧化物区324是热氧化物316的同构层。厚栅极氧化物区320在与上覆的多晶硅栅极或其它导电栅极相结合时，形成与反熔丝器件串联定位的存取晶体管。反熔丝器件在下面进一步详细描述。
[0082]厚栅极氧化物区320是图SC所示的热氧化物316的较薄部分和中间栅极氧化物310的组合厚度。薄栅极氧化物区324是图8C所示的薄氧化物区314中的热氧化物316的较厚部分。氧化物斜置区322是厚栅极氧化物区320和薄栅极氧化物区324之间的过渡区，并且可以具有与厚栅极氧化物区320和薄栅极氧化物区324两者均不同的厚度。特别是，氧化物斜置区322的特征为比厚栅极氧化物区320更薄，但比薄栅极氧化物区324更厚。此外，氧化物斜置区322的厚度沿着整个氧化物斜置区322是可变的，这意味着厚度在氧化物斜置区322的顶部倾斜边缘和氧化物斜置区322的底部边缘之间不是恒定的，氧化物斜置区322的顶部倾斜边缘和氧化物斜置区322的底部边缘分别由位于倾斜区段的两侧的大致水平的区段构成。在编程过程中，可以在氧化物斜置区322或薄栅极氧化物区324中形成导电链路。因此，氧化物斜置区322和薄栅极氧化物区324被视为反熔丝存储器单元的反熔丝器件。可变厚度栅极氧化物的厚栅极氧化物的特征在于具有大致相同的厚度326，而可变厚度栅极氧化物的薄栅极氧化物的特征在于具有大致相同的厚度328。氧化物斜置区322的特征在于相对于厚栅极氧化物区320和薄栅极氧化物区324形成角度，并且具有不同于厚度326和328两者的厚度330。
[0083]应当指出的是，晶体管要求可以在通过热氧化物生长形成厚栅极氧化物区320的同时形成存储器阵列以外的厚栅极氧化物。这种晶体管可以包括输入/输出晶体管，其通常在高于核心晶体管的电压下操作。因此，在形成存储器阵列中反熔丝存储器单元晶体管的过程中可形成核心晶体管和存储器件输入/输出晶体管。由于用于形成存储器阵列反熔丝存储器单元的相同的掩模组还用于形成核心晶体管和输入/输出晶体管，或用于形成核心晶体管和输入/输出晶体管的相同的掩模组还用于形成存储器阵列反熔丝存储器单元，所以实现了明显的成本优势。
[0084]氧化物斜置区322的特征在于具有可变厚度，所述可变厚度在厚栅极氧化物区320和氧化物斜置区322之间的虚拟交界面处具有最大厚度，所述可变厚度在氧化物斜置区322和栅极氧化物区324之间的虚拟交界面处减小到具有最小厚度。因此，由于不同的热氧化物生长速率和衬底表面318的消耗，所以沟道区312相对于衬底表面318位于不同深度处。如图9所示，厚栅极氧化物区320具有距离衬底表面318深度“a”处形成的底侧，而薄栅极氧化物区324具有距离衬底表面318深度“b”处形成的底侧。通常已知，如果裸露硅表面被氧化，则小于氧化物厚度的一半将位于原始表面之下，只有一半以上在原始表面的上方。例如，一些实验测量结果近似为大约具有总氧化物厚度的46%位于原始表面之下，而剩余的54%位于原始表面的上方。相对于厚栅极氧化物区320的底侧，薄栅极氧化物区324的底侧延伸至进入衬底另一深度“C”。在氧化物斜置区322中，沟道在区332处形成角度。因此，薄栅极氧化物区324的深度“b”大约为“a” + “c”。
[0085]使用热氧化工艺来制造图9所示的可变厚度栅极氧化物的一个优点是，从氧化物斜置区322得到形成角度的沟道。与“平”的沟道区相比，施加到上覆的多晶硅栅极(未示出)的电压产生的电场的分布在弯曲处和边角处更加密集，从而提高了这些区域的氧化物击穿能力。
[0086]应指出的是，在图8A至SC中所示的氧化物的相对厚度不是成比例的，这是因为，图示是为了示出工作中的一般制造原理。在使用本发明描述方法的实验制造的反熔丝存储器件中，热氧化物316的较薄部分和中间栅极氧化物310的组合经测量约为65埃，而薄氧化物区314中的氧化物经测量约为25埃。
[0087]图10是根据图8A-图SC中所示的替代的制造方法制造的完全制成的反熔丝晶体管存储器单元的截面图。反熔丝存储器单元350具有类似于图9中所示的可变厚度栅极氧化物352、在可变厚度栅极氧化物352上方形成的栅极354、侧壁间隔物356、扩散区358和浅沟道隔离(STI)氧化物360 ο扩散区358可以具有LDD 362，以及连接到位线(未示出)的位线接触垫 364。
[0088]对于上述反熔丝晶体管需要考虑的一个问题是保留时间(retent1n)，或可靠性或者未编程的单元。所述反熔丝存储器单元由通过薄栅极氧化物在多晶硅栅极和沟道之间形成导电通道来编程。可通过施加读取电压至栅极并感测连接到反熔丝的位线的电压在读取操作中检测所得到的已编程状态。通常的读取电压为1.5V至2.0V，取决于工艺技术。电压可能超过允许在单元的低电压晶体管部分的栅极上的直流偏压的最大电压(例如对于IV器件为1.1V)。换言之，读取电压可以足够高，以对保持在未编程状态的单元进行编程。用于使未编程的反熔丝单元的可靠性最大化的因素之一是使可变厚度栅极氧化物的薄栅极氧化物的面积最小化。
[0089]图1lA示出根据本发明的一个实施例的具有可以用任何标准CMOS工艺制造的最小化的薄栅极氧化物区域的反熔丝晶体管的平面图。例如，可以使用在图6中所概述的制造步骤，包括采用热氧化物的制造步骤的实施例。图1lB示出图1lA的反熔丝晶体管沿线A-A截取的截面图。图1lA的反熔丝400非常类似于图5A中所示的反熔丝100，所不同的是在多晶硅栅极下方可变厚度栅极氧化物的薄栅极氧化物的面积被最小化。这与Parris描述的反熔丝单元形成鲜明对比，在Parris描述的反恪丝单元中，薄栅极氧化物部分被最大化使得其围绕厚的氧化物部分，以便加长薄氧化物部分和厚氧化物部分之间的过渡线。
[0090]反熔丝晶体管400包括在衬底沟道区404上形成的可变厚度栅极氧化物402、多晶硅栅极406、侧壁间隔物408、扩散区410以及扩散区410中的LDD区412。可变厚度栅极氧化物402由厚氧化物和薄栅极氧化物构成，使得沟道长度的大部分区域被厚栅极氧化物覆盖，沟道长度的一小部分区域被薄栅极氧化物覆盖。如图1lA所示，厚栅极氧化物区414覆盖多晶硅栅极406下方的有源区416的除了小的方形薄栅极氧化物区418之外的大部分。如果用先前描述的替代的热氧化物制造步骤来制造反熔丝400，则薄栅极氧化物区418对应于图9的薄栅极氧化物区324。这意味着图9的氧化物斜置区322和厚栅极氧化物区320位于图1lA的厚栅极氧化物区414内。反熔丝晶体管400可以是非易失性存储器单元，并因此将具有与扩散区410电接触的位线接触垫420。厚栅极氧化物区414和薄栅极氧化物区418的形状和尺寸的形成将在下面进一步详细讨论。
[0091]图12是图1lA的反熔丝晶体管的放大的平面图，以突出可变厚度栅极氧化物的平面几何形状。反熔丝晶体管500由有源区502与上覆的多晶硅栅极504构成。在图12中，来自多晶硅栅极的阴影被去除以清楚地示出其下方的特征。可变厚度栅极氧化物形成在有源区502和多晶硅栅极504之间，并且由厚栅极氧化物区506构成。根据本实施例，厚栅极氧化物区506可被认为至少有两个矩形区段。本领域技术人员将理解的是，区段的划分是将厚栅极氧化物形状视觉上分解为组成的矩形形状。第一厚栅极氧化物区段508从沟道区的第一端向沟道区的第二端延伸，并且与多晶硅栅极504的最左边缘重合。区段508可以被看作是具有宽度小于沟道区的宽度的矩形形状的区域。第二厚栅极氧化物区段510邻近于第一区段508，并且从沟道区相同的第一端延伸到沟道长度的预定距离。第二厚栅极氧化物区段510的宽度大致等于沟道宽度和第一区段508的宽度之间的差。
[0092]由于第二厚栅极氧化物区段510在沟道区终止，所以剩余的区域也是矩形形状，它有两侧是由区段508和510围成，另外两侧由有源区502的边缘围成。此剩余区域是薄栅极氧化物区512。虽然0D2掩模513限定将要形成厚氧化物的区域，但是0D2掩模513具有矩形开口514，矩形开口 514中没有将要形成的厚氧化物。薄栅极氧化物将生长在通过开口 514限定的区域内。换言之，矩形轮廓514以外的区域是形成厚栅极氧化物的区域。参照使用热氧化物的制造步骤的替代的制造方法，开口 514用于限定将要形成热生长的薄氧化物的区域。在区段508和510内部，厚氧化物为热生长的氧化物与先前形成的中间氧化物的组合厚度。虚线轮廓513可以表示在制造过程中使用的0D2掩模，其被定位成使得开口 514的边角(corner)与多晶硅栅极504下方的有源区502的边角重叠。如将参照图13描述的开口 514的尺寸可以被选择为任何尺寸，但是具有优选的一组尺寸。在单晶体管反熔丝存储器单元中，位线接触垫516被形成用于电连接到位线(未示出)。
[0093]图13是根据本发明的一个实施例由图12的反熔丝存储器单元构成的存储器阵列的平面布局。存储器阵列具有布置成行和列的反熔丝存储器单元，其中被形成为连续的多晶硅线的多晶硅栅极504，在每个反熔丝存储器单元的有源区502的上方成行延伸。每个多晶硅线与逻辑字线WL0、WL1、WL2和WL3相关联。在当前所示的实施例中，每个有源区502具有两个多晶硅栅极504，从而形成共享相同位线接触垫516和有源区502的两个反熔丝晶体管。应指出的是，存储器阵列的所有反熔丝存储器单元被形成在单一共同的阱中，所述单一共同的阱在形成任何反熔丝存储器单元结构之前形成。
[0094]0D2掩模513中的开口 514用于限定薄栅极氧化物将要生长的区域，开口 514是矩形形状，其尺寸被设计且定位为使得其四个边角中每个边角与四个反熔丝晶体管有源区502的边角部区域重叠，从而限定薄栅极氧化物区512。理想的是，薄栅极氧化物区具有至少一个尺寸低于制造工艺的最小特征尺寸，这可以通过两个掩模区之间的重叠而获得。一个掩模区是扩散掩模，也称为有源区掩模，第二掩模区是OD2掩模513中的矩形开口 514。两个掩模均是非临界(non-critical)宽度，这意味着它们比最小允许宽度大。因此，通过定位两个掩模的重叠，薄栅极氧化物区512的面积的尺寸可以大约等于或低于给定制造工艺或技术的最小特征尺寸。因此，可以基于水平相邻的有源区502之间的间距和垂直相邻的有源区502之间的间距来选择矩形开口 514的尺寸，使得开口 514的边角部和用于限定有源区502的扩散掩模之间的重叠面积小于或等于制造技术的最小特征尺寸。
[0095]开口514的尺寸被选择为使得正方形或矩形的薄栅极氧化物区512最小化。本领域技术人员将理解的是，所选择的尺寸将考虑对准误差和制造异常(诸如90度边角的边缘)。薄栅极氧化物区512的制造的高精确度可以通过使用高等级掩模来获得。高等级掩模通过使用较高质量的玻璃、材料和/或掩模印刷设备提供。
[0096]因此，具有此最小特征尺寸的薄栅极氧化物区512的未编程的反熔丝单元的可靠性得以大大提高。薄栅极氧化物区512的形状为矩形或正方形，从而产生最小化的面积。根据替代实施例，代替如图13所示与四个反熔丝有源区502重叠的具有单个矩形形状的开口514，可以使用多个较小的开口。例如，开口可以成形为仅与两个水平相邻的有源区502重叠，或者开口可以成形为仅与两个垂直相邻的有源区502重叠。此外，可以使用在尺寸上大于所期望的薄栅极氧化物区512的各个单独的矩形来与每个有源区502重叠。尽管通过先前所示的实施例设想了任何数量、任何尺寸的矩形，薄栅极氧化物也的形状也可以为三角形。
[0097]通过使薄栅极氧化物破裂(优选地在薄/厚栅极氧化物边界处)来对反熔丝晶体管进行编程。这是通过在栅极和将要被编程的单元的沟道之间施加足够高的电压差并在所有其它单元(如果有的话)施加低得多的电压差来实现的。因此，一旦形成永久的导电链路，施加到多晶硅栅极的电流将流过链路和沟道，流至扩散区，这可以通过传统的传感放大器电路来感测。例如，可以将编程电压(VPP)高电压电平施加到多晶硅栅极504，而将诸如接地电压之类的低的电压施加到其相应的位线。不进行编程的存储器单元的位线将被偏置到高于接地电压的电压，例如电源正电压(VDD)。虽然未示出编程电路，但是本领域的技术人员将理解的是，这样的电路可耦合到位线，以及被合并到字线驱动器电路。通过将位线预充电到接地电压并施加诸如VDD之类的读取电压到多晶硅栅极，可以完成读取反熔丝存储器单元。被编程后的反熔丝具有导电链路，能够将其相应的位线拉向VDD。未编程的反熔丝没有导电链路，将表现为如同一个开关电容器，具有极低的漏电流。因此，位线电压(如果有的话)不会显著改变。电压变化可以通过位线传感放大器来感测。
[0098]图14是根据本发明另一实施例的反熔丝晶体管的放大的平面布局。反熔丝晶体管600与反熔丝晶体管500实质上相同，并且因此具有相同的有源区502、多晶硅栅极504和位线接触垫516。反熔丝晶体管600具有不同形状的可变厚度栅极氧化物。厚栅极氧化物区602可以被看作是由至少两个矩形区段和一个三角形区段构成。第一厚栅极氧化物区段604从沟道区的第一端延伸，与多晶硅栅极504的最左边缘重合，延伸至沟道区的第二端。区段604可以被看作是宽度小于沟道区的宽度的矩形形状的区域。第二厚栅极氧化物区段606邻近于第一区段604，并且从沟道区相同的第一端延伸到沟道长度的预定距离。第二厚栅极氧化物区段606的宽度大致等于沟道宽度和第一区段604的宽度之差。第三栅极氧化物区段608在形状上是三角形，并且其90度侧边邻近于第一厚栅极氧化物区段604和第二厚栅极氧化物区段606。区段606可以包括区段608，使得该预定距离由区段608的对角线边缘设定。剩余的由有源区502的边缘形成的具有90度侧边的三角形区域是薄栅极氧化物区610。
[0099]虚线菱形区612限定0D2掩模513中的开口，虚线菱形区612中将要生长薄栅极氧化物的。换言之，位于菱形轮廓612外0D2掩模513内的区域是形成厚栅极氧化物的区域。虚线轮廓612是在制造过程中使用的0D2掩模513中的开口，并且定位为使得开口 612的边缘与有源区502的在多晶硅栅极504下方的边角重叠。参考使用热氧化物制造步骤的另一种制造方法，开口 612用于限定将形成热生长薄氧化物的区域。然后，在区段604、606和608中，厚氧化物为热生长的氧化物和先前形成的中间氧化物的组合厚度。在当前所示的实施例中，开口612是图12的开口 514的45度旋转版本。开口 612的尺寸可以被选择为任意尺寸，但具有一组优选的尺寸，将参照图15进行讨论。
[0100]图15是根据本发明的一个实施例由图14的反熔丝存储器单元构成的存储器阵列的平面布局。存储器阵列具有布置成行和列的反熔丝存储器单元，其中多晶硅栅极504形成为连续的多晶硅线，在每个反熔丝存储器单元的有源区502上方成行延伸。多晶硅栅极504相对于有源区502的布局配置与图13中所示相同。
[0101]0D2掩模513中用于限定薄栅极氧化物将要生长的区域的开口 612是菱形形状并且尺寸设计且定位为使得其四个边角中每个边角与四个反熔丝晶体管有源区502的边角部区域重叠，从而限定薄栅极氧化物区610。理想的是，每个薄栅极氧化物区610小于制造工艺的最小特征尺寸。重叠位于两个掩模区之间，一个掩模区是扩散掩模，也称为有源区掩模，并且第二掩模区是具有菱形开口 612的0D2掩模513。应指出的是，虽然开口 612被认为是相对于其它特征为菱形的，即用彼此呈90度的线限定多晶硅栅极504和有源区502。因此，相对于这些特征，开口612是菱形的，并且优选地具有相对于多晶硅栅极或有源区502的限定线45度的限定线。
[0102]再次，两个掩模均是非临界宽度的，这意味着它们比允许的最小宽度大。因此，通过定位两个掩模的重叠，薄栅极氧化物区610的面积的尺寸可约等于或小于给定制造工艺或技术的最小特征尺寸。因此，基于水平相邻的有源区502之间的间距和垂直相邻的有源区50 2之间的间距来选择菱形开口 612的尺寸，使得开口 612的边角与用于限定有源区502的扩散掩模之间的重叠区域小于或等于制造技术的最小特征尺寸。
[0103]菱形开口612的尺寸被选择为使的三角形薄栅极氧化物区610最小化。所选择的尺寸将考虑对准误差和制造异常，并且可使用高等级掩模缩小制造公差。
[0104]非易失性存储器单元的前述实施例是针对单一的反熔丝晶体管存储器单元的。可变厚度栅极氧化物可具有大致等效于用于同一芯片上高电压晶体管的栅极氧化物的厚栅极氧化物。类似地，可变厚度栅极氧化物可以具有大致等效于用于同一芯片上低电压晶体管的栅极氧化物的薄栅极氧化物。当然，厚栅极氧化物和薄栅极氧化物的区域两者均可以具有仅为存储器阵列定制的厚度。
[0105]根据本发明的进一步的实施例，存取晶体管可以与反熔丝晶体管串联形成，以提供双晶体管反熔丝单元。图16A和图16B是根据本发明的实施例的双晶体管反熔丝存储器单元的示意图。
[0106]图16A示出根据本发明的一个实施例，具有用任何标准CMOS工艺可制造的最小化薄栅极氧化面积的双晶体管反熔丝存储器单元700的平面图。图16B示出图16A的存储器单元700沿线B-B截取的截面图。双晶体管反熔丝存储器单元700由与反熔丝晶体管串联的存取晶体管构成。反熔丝晶体管的结构可以与图1lA至图15所示的相同。对于本实施例而言，假设反熔丝晶体管与图1lB中所示的相同，并且因此相同的附图标记表示相同的先前描述的特征。更具体地，可变厚度栅极氧化物的结构与图1lB所示的相同，所不同的是扩散区410不具有形成在其上的位线接触垫。
[0107]存取晶体管具有覆盖栅极氧化物704的多晶硅栅极702。形成在栅极氧化物704的一侧上的是共享的扩散区410。另一扩散区706形成在栅极氧化物704的另一侧上，其将具有形成在其上的位线接触垫708。两个扩散区均可以具有邻近于栅极氧化物704的垂直边缘的LDD区。本领域技术人员将理解的是，扩散区706可以与扩散区410相同地进行掺杂，也可以与不同地进行掺杂，这取决于将使用的期望工作电压。
[0108]如前所述，可变厚度栅极氧化物402具有厚栅极氧化物区和薄栅极氧化物区。栅极氧化物704的厚度将与可变厚度栅极氧化物402的厚栅极氧化物区的厚度相同。在一个实施例中，存取晶体管可以使用高电压晶体管工艺制造，或使用形成可变厚度栅极氧化物402的厚栅极氧化物区的相同工艺制造。多晶硅栅极702可以与多晶硅栅极406同时形成。反熔丝晶体管可以使用先前描述的方法制造。更具体地，可变厚度栅极氧化物402可使用先前描述的热氧化工艺形成。此外，具有栅极氧化物704的存取晶体管可以在形成可变厚度栅极氧化物402的厚部的同时形成。因此，栅极氧化物704的厚度和可变厚度栅极氧化物402的厚部具有大致相同的组成和厚度。这通过用形成可变厚度栅极氧化物402的相同0D2掩模对存取晶体管进行图案化而很容易做到。
[0109]双晶体管反熔丝存储器单元的操作类似于前面所述的单晶体管反熔丝单元。对反熔丝晶体管进行编程要求将高电压施加到VCP多晶硅线，同时保持位线在接地电压。存取晶体管被接通以将共享的扩散区(经由位线)耦合到地。
[0110]图16C示出根据图8A至图SC的方法步骤制造的，类似于图16A的存储器单元700的双晶体管反熔丝存储器单元的截面图。双晶体管反熔丝存储器单元750由与反熔丝晶体串联管的存取晶体管构成。在本实施例中，存取晶体管的栅极氧化物在形成可变厚度栅极氧化物的同时形成。存取晶体管具有覆盖栅极氧化物754的多晶硅栅极752。形成到栅极氧化物754的一侧上的是共享的扩散区756。另一扩散区758形成在栅极氧化物754的另一侧上，其将具有与位线(未示出)电接触的位线接触垫760。反熔丝晶体管与图10所示的相同，其包括形成在可变厚度栅极氧化物352上方的栅极354。
[0111]如前面所讨论的和图SC所示的，图16C的可变厚度栅极氧化物352(图9中示为区域320)具有厚栅极氧化物区，其是中间氧化物和在中间氧化物下方生长的热氧化物的组合。使用与形成可变厚度栅极氧化物352相同的工艺形成存取晶体管的栅极氧化物754。参照图8A和图8B，在对可变厚度栅极氧化物的厚栅极氧化物区进行图案化的同时，中间氧化物310被图案化为存储器单元700的存取晶体管的期望尺寸。因此，当生长热氧化物以形成如图SC所示的可变厚度栅极氧化物时，热氧化物将在存取晶体管的中间氧化物下方生长。存取晶体管的中间氧化物下方的热氧化物生长速率将与可变厚度栅极氧化物的中间氧化物310下方的热氧化物生长速率大致相同，并由此具有大致相同的厚度。由于在热氧化物生长过程中衬底上的硅损失，图16C示出在衬底表面下方延伸的栅极氧化物754和可变厚度栅极氧化物352，这通常是通过扩散区758和756的顶表面界定的。
[0112]图17是根据本发明的一个实施例由图16A和图16B的双晶体管反熔丝存储器单元构成的存储器阵列的平面布局。存储器阵列具有布置成行和列的存储器单元，其中形成为连续的多晶硅线的多晶硅栅极406在一行中每个反熔丝存储器单元的有源区416的上方延伸。每个多晶硅线与逻辑单元板VCP0、VCP1、VCP2和VCP3相关联。多晶硅栅极702被形成为在一行中每个反熔丝存储器单元的有源区416上方延伸的连续的多晶硅线。这些多晶硅线与逻辑字线WL0、WL1、WL2和WL3相关联。在当前所示的实施例中，每个有源区416具有两对多晶硅栅极406/702由此形成共享相同位线接触垫708和有源区416的两个反熔丝晶体管。应指出的是，存储器阵列的所有两个晶体管反熔丝存储器单元形成在单个共同的阱中。
[0113]0D2掩模513中用于限定薄栅极氧化物将要生长的区域的开口 710是矩形形状并且尺寸设计且定位为使得其四个边角中每个边角与四个反熔丝晶体管有源区416的边角部区域重叠，从而限定薄栅极氧化物区418。为图13的实施例描述的相同的相对掩模重叠标准适用于本实施例。基于水平相邻的有源区416之间的间距和垂直相邻的有源区416之间的间距来选择矩形形状开口 710的尺寸，使得开口 710的边角和用于限定有源区416的扩散掩模之间的重叠面积小于或等于制造技术的最小特征尺寸。
[0114]图17的实施例被配置为具有单独控制的单元板VCP0、VCP1、VCP2和VCP3，其允许改进的控制，以防止对未被选择的单元进行无意的编程。在一个替代实施例中，VCP0、VCP1、VCP2和VCP3可以连接到公共节点。在这样的实施例中，特定的编程序列用于防止对未被选择的单元进行无意编程。替代实施例的编程序列开始于将所有字线和位线预充电到高电压电平，随后将公共单元板驱动到编程电压VPP。例如，使用图16B的实施例，这将导致将扩散区410预充电到高电压电平。通过取消所有其它字线选择将要编程的字线，S卩，通过将它们驱动到例如低电压电平。然后，连接到所选择的存储器单元的位线电压被驱动到低电压电平，例如诸如接地。
[0115]图18是根据本发明的一个替代实施例由两个晶体管反熔丝存储器单元构成的存储器阵列的平面布局。图18的存储器阵列与图17的相同，所不同的是具有0D2掩模513的菱形开口 712用于限定可变厚度栅极氧化物的薄栅极氧化物区。为图15的实施例描述的相同的相对掩模重叠标准适用于本实施例。
[0116]在本发明的先前公开的实施例中，厚栅极氧化物区段之一具有从沟道区的一端延伸到沟道区的另一端的长度。根据一个替代实施例，此厚栅极氧化物区段的长度略微减小，使得其不能完全延伸过沟道区的全长。图19是根据本发明的一个替代实施例的反熔丝晶体管的平面布局。在图19中，反熔丝晶体管800包括有源区802、多晶硅栅极804和位线接触垫806。多晶硅栅极804下方的有源区802是反熔丝晶体管800的沟道区。在本实施例中，0D2掩模808限定将要形成厚氧化物的区域，并且包括与有源区802重叠的“L”形开口 809，其中将要生长薄栅极氧化物。这个实施例类似于图12中所示的实施例，所不同的是一个厚栅极氧化物区段(即508)延伸到与沟道区顶部边缘之间的第一预定距离，并且为相邻的厚栅极氧化物区段(即510)延伸到第二预定距离。因此，薄栅极氧化物将在第一预定距离和沟道区顶部边缘之间以及在第二预定距离和沟道区顶部边缘之间生长。
[0117]反熔丝晶体管的前述实施例具有恒定宽度的沟道区。根据进一步的实施例，沟道区在沟道区的整个长度上可具有可变宽度。图20A是根据本发明的一个替代实施例的反熔丝晶体管的平面布局。在图20A中，反熔丝晶体管850包括有源区852、多晶硅栅极854和位线接触垫856。多晶硅栅极854下方的有源区852是反熔丝晶体管850的沟道区。在本实施例中，OD2掩模858限定将要形成厚氧化物的区域，并且包括与有源区852重叠的矩形状的开口859，在其中将要生长薄栅极氧化物。多晶硅栅极854下方的有源区为“L”形，并且矩形开口859具有底部边缘，所述底部边缘在沟道区顶部边缘的预定距离处终止。
[0118]图20B示出相同的反熔丝晶体管850，但没有对多晶硅栅极854加阴影，以示出沟道区的厚栅极氧化物区段。在本实施例中，第一厚栅极氧化物区段860从沟道区的扩散边缘延伸到由矩形开口 859的底部边缘限定的第一预定距离。第二厚栅极氧化物区段为L形，并包括两个子区段862和864。本领域技术人员将理解的是，子区段的界定是将厚栅极氧化物区段形状视觉分解成组成的矩形形状。子区段862从沟道区的扩散边缘延伸到第一预定距离，而子区段864从沟道区的扩散边缘延伸到第二预定距离。第二预定距离位于第一预定距离和沟道区的扩散边缘之间。薄栅极氧化物区从第一厚栅极氧化物区段860和子区段862的第一预定距离延伸到沟道区顶部边缘。
[0119]图21A是根据本发明的一个替代实施例的反熔丝晶体管的平面布局。在图21A中，反熔丝晶体管880包括与图17中相同的特征。在本实施例中，多晶硅栅极854下方的有源区是“T”形，并且矩形开口 859具有底部边缘，所述底部边缘在距离沟道区顶部边缘预定距离处终止。图21B示出相同的反熔丝晶体管880，但未对多晶硅栅极854加的阴影，以示出沟道区的厚栅极氧化物区段。
[0120]在本实施例中，有第一厚栅极氧化物区段和第二栅极氧化物区段。第一厚栅极氧化物区段为L形，并且包括两个子区段884和886。第二厚栅极氧化物区段为L形，并且包括两个子区段888和890。子区段886从沟道区的扩散边缘延伸到第一预定距离，第一预定距离对应于矩形开口 859的底部边缘。子区段884从沟道区的扩散边缘延伸到第二预定距离，其中第二预定距离位于第一预定距离和所述沟道区的扩散边缘之间。第二厚栅极氧化物区段的子区段888和890分别相同地配置到子区段884和886。薄栅极氧化物区从子区段886和890的第一预定距离延伸到沟道区顶部边缘。
[0121]在图20A和图21A的前述实施例中，薄栅极氧化物区从矩形开口859的底部边缘延伸到沟道区的顶部边缘。因为沟道区具有可变宽度，其中靠近扩散边缘的部分大于靠近沟道区顶部边缘的部分，整体的薄栅极氧化物面积可以小于图5A所示的反熔丝实施例。根据进一步的实施例，图20A和图21A的反熔丝晶体管实施例的薄栅极氧化物通过施加图12和图14中所示的具有矩形或菱形开口的0D2掩模而被进一步最小化。
[0122]图22是根据本发明的一个替代实施例的反熔丝晶体管的平面布局。反熔丝晶体管900类似于图20B的反熔丝晶体管850，不同之处在于0D2掩模902包括成形和定位为界定薄栅极氧化物区906的矩形开口904。在当前所示的实施例中，厚栅极氧化物包括第一厚栅极氧化物区段908和具有子区段862和864的第二厚栅极氧化物区段。子区段862和864与图20B的实施例中的相同。然而，由于矩形开口904和沟道区的重叠角，第一厚栅极氧化物区段908仅从扩散边缘延伸沟道长度的预定距离。因此，厚栅极氧化物区段908在长度上比子区段862短。因此，反熔丝晶体管900具有比图20A的实施例中更小的薄栅极氧化物区。带有矩形开口 904的0D2掩模902的应用可以适用于图21B的反熔丝晶体管880，具有相同的结果。
[0123]反熔丝晶体管850和880的薄栅极氧化物区的进一步减少可以通过应用0D2掩模中的菱形开口来获得，如图14早先所示。图23是根据本发明的一个替代实施例的反熔丝晶体管的平面布局。反熔丝晶体管950类似于图21B的反熔丝晶体管880，不同之处在于0D2掩模952包括成形和定位为界定薄栅极氧化物区956的矩形开口954。在当前所示的实施例中，厚栅极氧化物包括第一厚栅极氧化物区段和第二厚栅极氧化物区段。第一厚栅极氧化物区段包括子区段888和890，这与图21B的实施例相同。第二厚栅极氧化物区段包括子区段958和960。
[0124]由于菱形开口954和沟道区的重叠，第二厚栅极氧化物子区段960仅从扩散边缘延伸到沟道长度的预定距离，所述预定距离由菱形开口 954的对角线边缘限定。因此，反熔丝晶体管950可以具有比图22的实施例更小的薄栅极氧化物区。具有菱形开口 954的0D2掩模952的应用可以应用到图20B的反熔丝晶体管850，具有相同的结果。应指出的是，子区段958和960的尺寸被选择为使得开口 954的对角边缘不与由子区段958覆盖的沟道区重叠。
[0125]虽然已公开0D2掩模中的矩形和菱形开口，可以使用具有同等效力的其它开口形状。例如，0D2掩模中的开口可以为六边形、八角形、或甚至在加入OPC之后为大致圆形。另夕卜，矩形开口可以相对于多晶硅栅极旋转任何角度。
[0126]图19至图23的上述实施例是针对单晶体管反熔丝存储器单元。图19至图23的实施例适用于双晶体管反熔丝的单元，其中存取晶体管形成为与反熔丝晶体管串联。图24至图27示出具有最小化的薄栅极氧化物区的双晶体管反熔丝存储器单元的各种实施例。
[0127]图24是根据本发明的一个实施方式的双晶体管反熔丝晶体管的平面布局。
[0128]根据本发明的另一实施例，存取晶体管可以形成为与反熔丝晶体管串联，以提供双晶体管反熔丝单元。图16A和图16bB是根据本发明的实施例的双晶体管反熔丝存储器单元的示意图，其中沟道区具有可变宽度。双晶体管反熔丝存储器单元1000类似于图16A的双晶体管单元700。存取晶体管包括有源区1002、多晶硅栅极1004和位线接触垫1006。反熔丝晶体管包括有源区1002、多晶硅栅极1008。共同的源/漏扩散区1010被存取晶体管和反熔丝晶体管共享。多晶硅栅极1008下方且覆盖沟道区的是具有厚栅极氧化物区和薄栅极氧化物区的可变厚度栅极氧化物。0D2掩模1012示出其中将要形成厚栅极氧化物的区域，并且包括与有源区852重叠的矩形开口 1013，在其中将生长薄栅极氧化物。薄栅极氧化物区1014覆盖矩形开口 1013和沟道区顶部边缘之间的沟道区。
[0129]在图24中，反熔丝晶体管的沟道区具有可变宽度。在图25的实施例中，反熔丝晶体管的沟道区具有恒定的宽度，但在宽度上比有源区的剩余部分和存取晶体管的沟道小。更具体地，双晶体管反熔丝存储器单元1050类似于存储器单元1000，所不同的是有源区1052成形为使得共同源/漏扩散区1054现在具有可变宽度，使反熔丝晶体管的沟道区恒定，而在宽度上比存取晶体管的沟道区小。
[0130]图26是双晶体管反熔丝存储器单元的另一个替代实施例。双晶体管反熔丝存储器单元1100类似于图24的双晶体管反熔丝存储器单元1000，所不同的是有源区1102成形为使得反熔丝晶体管具有“T”形沟道区，而不是“L”形沟道区。图27类似于图26的实施例，不同之处在于双晶体管反熔丝存储器单元1150具有有源区1152，有源区1152成形为使得反熔丝晶体管具有恒定宽度的沟道区。共同源极/漏极扩散区1154为“T”形，使得它具有至少一部分更窄的宽度。
[0131]图24至图27的双晶体管反熔丝存储器单元实施例可以使用具有矩形或菱形开口的0D2掩模，所述矩形或菱形开口定位为使得反熔丝晶体管的薄栅极氧化物区最小化。图19至27的反熔丝存储器单元实施例可以用替代的制造工艺制造，其中热氧化物生长为形成可变厚度的栅极氧化物的厚部和薄部。
[0132]如在当前所述实施例中示出的，单晶体管反熔丝存储器单元和具有高可靠性的双晶体管反熔丝存储器单元可以使用标准CMOS工艺来制造。用于限定有源区的掩模和0D2掩模可以是在尺寸不严格的，但在特定区域之间的定位的重叠可导致尺寸小于工艺技术的最小特征尺寸的薄氧化物区域。
[0133]更具体地，标准CMOS工艺将需要用于限定当前描述的反熔丝存储器单元实施例的各种特征的一组掩模。每个掩模将具有不同的质量等级，这取决于将要被限定的特征。一般而言，较高的等级掩模被用于限定更小尺寸的特征。以下是在标准CMOS工艺中使用的掩模等级的不例，其中更尚的数字表不更尚等级掩丰旲。
[0134]I.N讲，P阱，Vtp，Vtn，厚栅极氧化物(0D2)掩模
[0135]2.源/漏植入掩模
[0136]3.经由掩模接触
[0137]4.金属2层掩模
[0138]5.扩散，薄氧化物，接触垫和金属I层掩模
[0139]6.多晶硅掩模
[0140]诸如等级6级的高等级掩模与诸如等级I级的低等级掩模之间的差异将是涉及制造其的更好的玻璃、材料或使用更好的印刷设备。使用不同的掩模等级是因为某些特征不要求高精度，而其它特征要求高精度。如可以理解的，用于生产高等级掩模的努力和成本比生产低等级掩模高很多。例如，最低级的掩模可能在3千$_5千$之间的范围，而最高等级的掩模可能在100千$-300千$之间的范围。
[0141]应指出的是，对于某些特征设计规则被设定为确保由掩模限定的特征的特定区域不仅覆盖特定区域，还具有到相邻特征的一些重叠。实际上，相邻特征真正植入发生的区域。例如，0D2形状将完全覆盖由扩散限定的1晶体管区域。因此，实际掩模形状在哪里终止并不重要。这是0D2掩模是低级的主要原因，并且因此低成本的掩模，因为有误差的容许余量。此外，一些对准的机器能够实现0.06微米公差但使用在0.1微米，因为它被认为对于离子植入掩模足够高。为了制造图4至图18示出的反熔丝晶体管和存储器阵列，掩模形状端部对于限定薄栅极氧化物区很重要。用于典型的CMOS工艺的当前等级0D2掩模可用于限定所述反熔丝存储器单元的薄栅极氧化物区。然而，必须考虑到误差的余量，由此产生具有特定的最小尺寸的存储器单元。
[0142]根据本发明的一个实施例，使用具有对应于用于相同工艺的源/漏植入(等级2级)的掩模等级的0D2掩模制造图4至图18的反恪丝存储器单元。0D2掩模等级优选地相当于用于相同工艺的扩散植入(等级5级)掩模等级，以获得具有高可靠性的更小尺寸的存储器单元。因此，通过使用高等级0D2掩模获得更高密度的存储器阵列、提高的产量、改进的性能和高可靠性。通过确保在在尽可能高的精度水平对准掩模来进一步提高精度。通过使用高级光刻设备、光刻方法和/或不同的光波长和不同掩模类型、以及它们可能的任意组合，可以获得高的对准精度。
[0143]采用具有可选高精度对准的更高等级0D2掩模为本发明公开的反熔丝单元实施例提高优点。更具体地，使用高等级0D2掩模的更精确形成的掩模形状端部有利地用于最小化特定特征，诸如薄氧化物区。因为反熔丝晶体管500和600应具有最小化尺寸的薄栅极氧化物区(512和610)，利用高等级0D2掩模允许薄栅极氧化物区域最小化，以比用标准低等级0D2掩模制造的相同的反熔丝单元提高可靠性。
[0144]对于图5A的实施例，多晶硅栅极106下方的0D2形状端/边缘的更精确的重叠允许多晶硅栅极下方的最小化的薄氧化物区。具体地，薄氧化物区将是长方形的，具有由多晶硅栅极下方的有源区的宽度限定的两个相对侧面，以及由多晶硅栅极下方的0D2掩模形状端和多晶硅栅极的边缘限定的另外两个相对侧面。加入高精度对准将进一步减小薄氧化物区。
[0145]例如，为0.20微米的薄氧化物区在从±0.1微米至±0.06微米的对准的改善，将允许0.04微米的更小的薄氧化物尺寸，从而减小0.16微米的尺寸。仅此将提高反熔丝存储器单元的产量和可靠性，因为产量和可靠性两者均直接取决于总薄栅极氧化物区。甚至当对准对于90纳米和65纳米工艺提高到土 0.08微米，也可看到产量和可靠性的提高。高等级0D2掩模可以用于在图6中描述的工艺，用于制造反熔丝晶体管的薄栅极氧化物区和厚栅极氧化物区。
[0146]在附图中呈现的晶体管器件的附图用于说明晶体管器件的特征，并且旨在按比例绘制。包括所描述特征的实际制造的晶体管器件将具有设计选择或由特定制造工艺规定的设计规则的应用所导致的尺寸。
[0147]本发明的当前所描述的实施例描述具有薄栅极氧化物和厚栅极氧化物的反熔丝晶体管。本领域技术人员将理解的是，除了或代替氧化之外，先进的半导体制造技术可以使用不同的电介质材料用于形成薄栅极氧化物区。本领域技术人员将理解的是，用于沉积或生长电介质的掩模可以具有定位为与有源区重叠的一定形状的开口，其方式与用于前面描述限定反熔丝晶体管的薄栅极氧化物区的0D2掩模的方式相同。
[0148]本领域的技术人员将理解的是，带有开口以限定薄栅极氧化物的0D2掩模可以是更小单位子掩模形状的组件，所述子掩模形状以重复图案平铺在一起，每个具有在其中限定的完整开口，或具有在其中限定的开口的一部分，使得相邻平铺片的配合将导致封闭的开口。
[0149]本发明的上述实施例意在仅是示例性的。本领域技术人员可以对特定实施例实现改变、修改和变型而不脱离本发明的范围，本发明的范围仅由所附的权利要求限定。
【主权项】
1.一种形成用于反熔丝晶体管的可变厚度栅极氧化物的方法，包括以下步骤: 在所述反熔丝晶体管的沟道区生长第一氧化物； 从所述沟道区的薄氧化物区移除第一氧化物； 在所述薄氧化物区和所述第一氧化物下方的所述沟道区的厚栅极氧化物区热生长第二氧化物，并且所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合的厚度大于所述薄氧化物区中的第二氧化物；以及 邻近所述厚氧化物区形成扩散区，用于接收来自所述沟道区的电流。2.根据权利要求1所述的方法，其中热生长包括在所述薄氧化物区中以第一速率生长第二氧化物以及在所述厚栅极氧化物区中以小于所述第一速率的第二速率生长第二氧化物。3.根据权利要求2所述的方法，其中在所述薄氧化物区中以所述第一速率生长第二氧化物包括:将所述薄氧化物区的衬底表面消耗到第一深度；以及在所述厚栅极氧化物区中生长第二氧化物包括:将所述厚栅极氧化物区的衬底表面消耗到小于所述第一深度的第二深度。4.根据权利要求3所述的方法，其中热生长包括:在所述厚栅极氧化物区和所述薄栅极氧化物区之间形成氧化物斜置区，所述氧化物斜置区的厚度与所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合不同，并且与所述薄氧化物区中的第二氧化物不同。5.根据权利要求4所述的方法，还包括: 在所述第一氧化物、所述第二氧化物和所述氧化物斜置区上方形成共同的栅极。6.根据权利要求1所述的方法，其中所述第一氧化物下方的第二氧化物比所述厚氧化物区中的第二氧化物薄。7.根据权利要求1所述的方法，还包括: 形成与所述扩散区电接触的位线接触垫，用于当在所述沟道和所述共同的栅极之间形成导电链路时从所述共同的栅极感测电流。8.一种具有可变厚度栅极氧化物的反熔丝存储器单元，包括: 沟道区，在衬底中； 第一氧化物，在所述沟道区的厚氧化物区中；以及 第二氧化物，热生长在所述沟道区的薄氧化物区和所述第一氧化物下方的所述厚氧化物区中； 扩散区，邻近于所述厚氧化物区，用于接收来自所述沟道区的电流； 隔离物，邻近于所述薄栅极氧化物区；以及 栅极，位于所述第一氧化物和所述第二氧化物的上方。9.根据权利要求8所述的反熔丝存储器单元，其中所述第一氧化物下方的第二氧化物比所述薄氧化物区中的第二氧化物薄。10.根据权利要求9所述的反熔丝存储器单元，其中所述厚氧化物区中的第一氧化物和第二氧化物的组合的厚度大于所述薄氧化物区中的第二氧化物。11.根据权利要求10所述的反熔丝存储器单元，其中所述薄氧化物区中的第二氧化物在所述衬底中延伸到第一深度，以及所述厚氧化物区中的第二氧化物在所述衬底中延伸到小于所述第一深度的第二深度。12.根据权利要求8所述的反熔丝存储器单元，还包括: 位于所述厚栅极氧化物区和所述薄栅极氧化物区之间的氧化物斜置区，所述氧化物斜置区的厚度与所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合不同，并且与所示薄氧化物区中的第二氧化物不同。13.根据权利要求8所述的反熔丝存储器单元，其中所述栅极连接到字线。14.根据权利要求13所述的反熔丝存储器单元，其中所述扩散区连接到位线。15.根据权利要求13所述的反熔丝存储器单元，还包括: 邻近所述扩散区的存取晶体管，以及 邻近于所述存取晶体管的另一扩散区。16.根据权利要求15所述的反熔丝存储器单元，其中所述另一扩散区连接到位线。17.根据权利要求16所述的反熔丝存储器单元，其中所述存取晶体管所具有的栅极氧化物厚度对应于所述厚栅极氧化物区中的第一氧化物和第二氧化物的组合。
【文档编号】H01L21/316GK105849861SQ201580002116
【公开日】2016年8月10日
【申请日】2015年4月2日
【发明人】沃德克·库尔贾诺韦茨
【申请人】赛鼎矽公司